KR0151181B1 - Structure of ccd image sensor - Google Patents
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Abstract
본 발명은 CCD 영상소자에 관한 것으로, 트랜스퍼게이트의 구조를 개선하여 수직전하전송영역의 포화전하용량을 증가시켜 주변회로를 간단화하고 처리능력을 향상시키기 위한 CCD 영상소자의 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CCD image element, and more particularly, to a structure of a CCD image element for simplifying a peripheral circuit and improving processing capacity by increasing a saturation charge capacity of a vertical charge transfer region by improving a structure of a transfer gate.
이와 같은 본 발명은 실리콘 기판에 이온주입으로 매트릭스 형태로 복수개 배열되는 포토다이오드 영역과, 상기 각 포토다이오드사이의 열방향으로 형성되어 포토다이오에서 생성된 영상신호전하를 수직방향으로 전송하는 수직전하전송영역과, 상기 포토다이오들과 수직전하전송영역들 사이에 형성하는 채널스톱층과, 상기 수직전하전송영역상에 일정 간격으로 격리 형성되어 2-페이즈 클럭킹으로 동일 레벨의 클럭신호가 인가되는 제1폴리게이트, 제2폴리게이트와, 상기 제2폴리게이트의 하측 수직전하전송 영역 일부에 형성되는 베리어 장벽층을 포함하여 구성된다.As described above, the present invention provides a vertical charge transfer in which a plurality of photodiode regions are arranged in a matrix form by implanting ions into a silicon substrate, and are formed in a column direction between the photodiodes to transfer image signal charges generated in the photodiodes in a vertical direction. A channel stop layer formed between the photodiodes and the vertical charge transfer regions, and a first signal formed at a predetermined interval on the vertical charge transfer region to apply a clock signal of the same level through two-phase clocking. And a barrier barrier layer formed on a portion of the polygate, the second polygate, and a portion of the lower vertical charge transfer region of the second polygate.
Description
제1도 (a)는 종래의 CCD 영상조사의 레이아웃도.1A is a layout diagram of a conventional CCD image irradiation.
(b)는 제1도(a)의 A-A'선에 따른 구조단면도.(b) is a structural cross-sectional view taken along the line A-A 'of FIG.
(c)는 제1도(a)의 B-B'선에 따른 구조단면도.(c) is a structural cross-sectional view taken along the line B-B 'of FIG.
제2도 (a)는 종래의 CCD 영상소자의 클럭신호타이밍도.2A is a clock signal timing diagram of a conventional CCD image device.
(b)는 제2도(a)의 클럭신호에 따른 포텐셜 프로파일.(b) is the potential profile according to the clock signal of FIG.
제3도는 본 발명의 CCD 영상소자의 레이 아웃도.3 is a layout diagram of a CCD imaging device of the present invention.
제4도는 제3도의 C-C'선에 따른 공정단면도.4 is a process cross-sectional view taken along the line CC ′ of FIG. 3.
제5도 (a)는 본 발명의 CCD 영상소자의 클럭신호타이밍도.5A is a clock signal timing diagram of a CCD image device of the present invention.
(b)는 제4도(a)의 클럭신호에 따른 포텐셜 프로파일.(b) shows the potential profile according to the clock signal of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 제1도전형 기판 2 : 제2도전형 웰DESCRIPTION OF SYMBOLS 1st conductive type board | substrate 2: 2nd conductive type well
3 : VCD영역 4 : 게이트 절연막3: VCD region 4: gate insulating film
5 : 제1폴리게이트 6 : 절연막5: first polygate 6: insulating film
7 : 제2폴리게이트 8 : 채널스톱영역7: second polygate 8: channel stop area
9 : 포토다이오드영역 10 : 베리어 장벽층9: photodiode region 10: barrier barrier layer
본 발명은 CCD(Charge Coupled Device)영상소자에 관한 것으로, 특히 트랜스퍼게이트의 구조를 개선하여 소자의 특성을 향상시키는데 적당하도록 한 CCD 영상소자의 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a charge coupled device (CCD) imaging device, and more particularly, to a structure of a CCD imaging device adapted to improve the characteristics of the device by improving the structure of the transfer gate.
일반적으로 CCD 영상소자는 실리콘과 같은 반도체 기판에 매트릭스 (Matrix)형태로 배열되어 빛의 신호를 전기적 신호로 변환하여 영상신호전하를 생성하는 복수개의 포토다이오드와, 각 포토다이오드 사이의 수직방향에 규칙적으로 배열되어 광전변환소자에 의해 생성된 영상신호전하를 수직방향으로 전송하기 위한 수직전하전송영역(Vertical CCD)과, 수직전하전송영역(VCCD)에 의해 전송된 영상신호전하를 수평방향으로 전송하기 위해 수직전하전송영역(VCCD)의 출력측에 형성된 수평전하전송영역(Horizontal CCD)과, 수평전하전송영역의 출력단에서 전송된 영상신호를 센싱하는 센싱앰프 등으로 이루어진 고체촬상소자이다.In general, a CCD imager is arranged in a matrix form on a semiconductor substrate such as silicon, and converts a signal of light into an electrical signal to generate image signal charges, and regularly in a vertical direction between each photodiode. The vertical charge transfer region (Vertical CCD) and the vertical charge transfer region (VCCD) for transferring the image signal charges generated by the photoelectric conversion element in the vertical direction and horizontally transfer the image signal charges generated by the vertical charge transfer region (VCCD) And a horizontal charge transfer area (Horizontal CCD) formed on the output side of the vertical charge transfer area (VCCD), and a sensing amplifier for sensing an image signal transmitted from the output terminal of the horizontal charge transfer area (VCCD).
이하, 첨부된 도면을 참고하여 종래의 CCD 영상소자를 설명하면 다음과 같다.Hereinafter, a conventional CCD imaging device will be described with reference to the accompanying drawings.
제1도(a)는 종래의 CCD 영상소자의 레이 아웃도이다.FIG. 1A is a layout diagram of a conventional CCD imaging device.
제1도 (b)는 제1도 (a)의 A-A'선에 따른 구조단면도이고, 제1도 (c)는 제1도(a)의 B-B'선에 따른 구조단면도이다.FIG. 1B is a structural cross-sectional view taken along the line AA ′ of FIG. 1A, and FIG. 1C is a structural cross-sectional view taken along the line BB ′ of FIG. 1A.
종래의 CCD 영상소자의 제조방법은 n형 실리콘 기판(1)의 p형 웰(Well)(2)을 형성하고 p형 웰(2)내의 표면에 화소간의 격리를 위한 p형 이온주입으로 채널스톱영역(8)을 형성하고, n형 이온주입으로 수직전하전송영역 (VCCD)(3)을 형성한다.A conventional method of manufacturing a CCD imaging device is to form a p-type well (2) of an n-type silicon substrate (1) and channel stop by p-type ion implantation for isolation between pixels on the surface of the p-type well (2). The region 8 is formed, and a vertical charge transfer region (VCCD) 3 is formed by n-type ion implantation.
그리고 노출된 기판 전표면상에 게이트 절연막(4)을 형성한다.The gate insulating film 4 is formed on the exposed entire surface of the substrate.
이어, 폴리실리콘을 증착하여 포토 에치 공정으로 수직전하전송영역(VCCD)(3) 상측의 일정폭 이외의 부분을 선택적으로 제거하여 일정 간격으로 제1폴리게이트(5)를 형성한다.Subsequently, polysilicon is deposited to selectively remove portions other than a certain width above the vertical charge transfer region (VCCD) 3 by a photo etch process to form the first polygate 5 at regular intervals.
그리고 게이트간의 절연을 위한 절연막(6)을 형성하고 폴리실리콘을 증착하고 선택적으로 제거하여 제1폴리게이트(5) 사이에 트랜스퍼 게이트(Transfer gate)로 사용될 제2폴리게이트(7)를 형성한다.An insulating film 6 for insulating between gates is formed, and polysilicon is deposited and selectively removed to form a second polygate 7 to be used as a transfer gate between the first polygates 5.
이어, 상기 제1, 제2폴리게이트(5, 7)를 마스크로 n형 이온주입(Ion Implantation)을 실시하여 포토다이오드영역(PD)(9)을 형성한다.Next, n-type ion implantation is performed using the first and second polygates 5 and 7 as a mask to form a photodiode region PD 9.
이와 같이 제조된 종래의 CCD영상소자는 제2도에 도시한 바와 같이 4페이즈(Phase) 클럭신호(Vψ1~Vψ4)에 의해 수직전하가 전송된다.In the conventional CCD image device manufactured as described above, vertical charges are transmitted by four phase clock signals Vψ 1 to Vψ 4 as shown in FIG.
제2도 (a)는 종래의 CCD 영상소자 클럭신호(Vψ1~Vψ4) 타이밍도이고 제2도 (b)는 클럭신호(Vψ1~Vψ4)에 따른 포텐셜 프로파일로써, 트랜스퍼 게이트(TG)로 사용되는 제2폴리게이트(7)에 인가되는 클럭신호(Vψ1, Vψ3)에 트리거 전압(Trigger Voltage, 15V)이 걸리면 클럭신호(Vψ1)가 인가되는 제2폴리게이트(7) 인접지역의 포토다이오드(PD11, PD21, PD31···)에서 생성되는 영상신호전하와 클럭신호(Vψ3)가 인가되는 제2폴리게이트(7) 인접지역의 포토다이오드(PD12, PD22, PD32···)에서 생성되는 영상신호전하가 반복적으로 수직전하전송영역(VCCD)(3)으로 전송되고, 수직전하전송영역(VCCD)(3)에서는 제1, 제2폴리게이트(5, 7)에 인가되는 클럭신호(Vψ1~Vψ4)에 따라 제2도 (b)와 같이 일방향으로 전송되어 수평방향으로 이동된다.FIG. 2A is a timing diagram of a conventional CCD image clock signal Vψ 1 to Vψ 4 , and FIG. 2B is a potential profile according to clock signals Vψ 1 to Vψ 4 . When the trigger voltage (Trigger Voltage, 15V) is applied to the clock signals (Vψ 1 , Vψ 3 ) applied to the second polygate 7 used as), the second polygate 7 to which the clock signal Vψ 1 is applied. Photo diodes PD 12 , adjacent to the second polygate 7 to which the image signal charges generated by the photo diodes PD 11 , PD 21 , and PD 31 . Video signal charges generated in PD 22 , PD 32 ... are repeatedly transmitted to the vertical charge transfer region (VCCD) 3, and the first and second polygates in the vertical charge transfer region (VCCD) 3. According to clock signals Vψ 1 to Vψ 4 applied to (5, 7), they are transmitted in one direction as shown in FIG.
이때, 클럭신호(Vψ1, Vψ3)에는 트리거 전압이 일정 시간을 갖고 교대로 인가된다.At this time, the trigger voltage is alternately applied to the clock signals Vψ 1 and Vψ 3 with a predetermined time.
즉, 종래의 CCD 영상소자는 4페이즈 클럭킹(4-Phase Clocking)으로 동작하여 기수필드(Odd field), 우수필드(even field)로 구분되어 전송된다.That is, the conventional CCD imager operates by 4-phase clocking and is divided into odd fields and even fields and transmitted.
기수라인이 클럭신호(Vψ1)에 트리거 전압이 발생될 때 해당 포토다이오드(PD11, PD12···)에서 생성된 전하가 수직전하전송영역으로 전송되어 제2도 (b)와 같은 클럭신호(Vψ1~Vψ4)에 의해 수평전하전송영역으로 전송되고 우수라인의 클럭신호(Vψ3)에 트리거 전압이 발생될 때 해당 포토다이오드(PD21, PD22, ···)에서 생성된 전하가 수직전하전송영역으로 전송되어 제2도(b)와 같은 클러신호(Vψ1~Vψ4)에 의해 수평전하전송영역 (HCCD)방향으로 전송된다.When the odd line generates a trigger voltage on the clock signal Vψ 1 , the charges generated from the corresponding photodiodes PD 11 and PD 12 are transferred to the vertical charge transfer region and thus the clock as shown in FIG. Transmitted to the horizontal charge transfer area by the signals Vψ 1 to Vψ 4 and generated from the corresponding photodiodes PD 21 , PD 22 , ... when trigger voltage is generated on the clock signal Vψ 3 of the even line. The charge is transferred to the vertical charge transfer region and then transferred to the horizontal charge transfer region HCCD by the clock signals Vψ 1 to Vψ 4 as shown in FIG.
그러나 이와 같은 종래의 CCD 영상소자에 있어서는 다음과 같은 문제점이 있었다.However, such a conventional CCD imaging device has the following problems.
첫째, 4페이즈 클럭신호(Vψ1~Vψ4)에 의해 구동되고 트리거 전압 펄스가 필요하므로써, 소자의 주변회로가 복잡하다.First, the peripheral circuit of the device is complicated because it is driven by the four-phase clock signals Vψ 1 to Vψ 4 and a trigger voltage pulse is required.
둘째, 기수필드와 우수필드를 따로 전송하게 되므로 잡음(flicker noise)이 발생할 수 있다.Second, since the odd field and the even field are transmitted separately, flicker noise may occur.
셋째, 제2폴리게이트(트랜스퍼 게이트)에 의해 포토다이오드영역에서 수직전하전송영역으로 전송시키므로 수광영역(포토다이오드)을 증가시키는데 한계가 있다.Third, since the second polygate (transfer gate) is transferred from the photodiode region to the vertical charge transfer region, there is a limit in increasing the light receiving region (photodiode).
즉, 포토다이오드가 차지하는 면적은 크게 하고 전하전송영역이 차지하는 면적을 작게 하면 할수록 해상도가 좋아진다.In other words, the larger the area occupied by the photodiode and the smaller the area occupied by the charge transfer region, the better the resolution.
그러나 종래에는 제2폴리게이트(트랜스퍼 게이트)로만 포토다이오드영역에서 수직전하전송영역으로 영상신호전하를 전송시키므로 포토다이오드영역에서 수직전하전송영역으로 영상신호전하가 전송되었을시 제2폴리게이트 하측에만 영상신호전하가 존재한다.However, in the related art, image signal charges are transferred from the photodiode region to the vertical charge transfer region only by the second polygate (transfer gate). Therefore, when the image signal charges are transferred from the photodiode region to the vertical charge transfer region, only the lower side of the second polygate is transferred. There is a signal charge.
따라서, 포토다이오드에서 일필드기간동안 생성된 영상신호전하가 수직전하전송영역으로 충분히 전송될려면 제2폴리게이트가 차지하는 수직전하전송영역도 포토다이오드영역만큼의 면적을 유지하여야 하므로서, 포토다이오드 면적을 늘리는데는 한계가 있다.Therefore, in order for the video signal charge generated during one field period in the photodiode to be sufficiently transferred to the vertical charge transfer region, the vertical charge transfer region occupied by the second polygate must also maintain the same area as the photodiode region, thereby increasing the photodiode area. There is a limit.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써, 제1폴리게이트와 제2폴리게이트를 공통으로 한 2-페이즈 클럭신호에 의해 구동하도록 하여 수직전하전송영역의 포화 전하용량을 증가시켜 주변회로를 간단화하고 처리능력을 향상시키는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and is driven by a two-phase clock signal having the first polygate and the second polygate in common, thereby increasing the saturation charge capacity of the vertical charge transfer region and increasing the peripheral charge. The goal is to simplify the circuit and improve throughput.
상기와 같은 목적을 달성하기 위한 본 발명의 CCD 영상소자는 실리콘 기판에 이온주입으로 매트릭스 형태로 복수개 배열되는 포토다이오드 영역과, 상기 각 포토다이오드사이의 열방향으로 형성되어 포토다이오드에서 생성된 영상신호전하를 수직방향으로 전송하는 수직전하전송영역과, 상기 포토다이오드들과 수직전하전송영역들 사이에 형성되는 채널스톱층과, 상기 수직전하전송영역상에 일정 간격으로 격리 형성되어 2-페이즈 클럭킹으로 동일 레벨의 클럭신호가 인가되는 제1폴리게이트, 제2폴리게이트와, 상기 제2폴리게이트의 하측 수직전하전송영역 일부에 형성되는 베리어 장벽층을 포함하여 구성되는 것을 특징으로 한다.The CCD image device of the present invention for achieving the above object is a photodiode region arranged in a plurality of matrix in the form of a matrix by ion implantation on a silicon substrate, and an image signal generated in the photodiode formed in the column direction between each photodiode A vertical charge transfer region for transferring charge in a vertical direction, a channel stop layer formed between the photodiodes and the vertical charge transfer regions, and isolated at regular intervals on the vertical charge transfer region to provide two-phase clocking. And a barrier barrier layer formed on a portion of the lower vertical charge transfer region of the second polygate to which the same level of the clock signal is applied.
이와 같은 목적을 달성하기 위한 본 발명을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Hereinafter, the present invention for achieving the above object will be described in detail with reference to the accompanying drawings.
제3도는 본 발명의 CCD 영상소자 레이 아웃도이고, 제4도는 제3도의 C-C' 선상 단면도인 본 발명의 CCD 영상소자 공정단면도로써, 본 발명의 CCD 영상소자구조는 제3도에 도시한 바와 같이 실리콘 기판에 빛의 신호를 전기적인 신호로 변환하여 영상신호전하를 생성하는 복수개의 포토다이오드(PD)가 매트릭스 형태로 배열되고, 각 포토다이오(PD)에서 생성된 영상신호전하를 수직방향으로 전송하기 위한 수직전하전송영역이 각 포토다이오드 사이의 수직방향에 규칙적으로 배열되고, 수직전하전송영역(VCCD)일측과 포토다이오드(PD)와 포토다이오드(PD)사이에 채널스톱층인(CST)가 형성되며, 수직전하전송영역(VCCD)상에는 제1폴리게이트(5)와 제2폴리게이트(7)에 적층된다.FIG. 3 is a schematic view showing the CCD image device layout of the present invention, and FIG. 4 is a process cross-sectional view of the CCD image device of the present invention taken along the line CC ′ of FIG. 3. The CCD image device structure of the present invention is shown in FIG. Likewise, a plurality of photodiodes PD, which generate image signal charges by converting light signals into electrical signals on a silicon substrate, are arranged in a matrix, and the image signal charges generated by each photodiode PD are vertically aligned. The vertical charge transfer area for transmission is regularly arranged in the vertical direction between each photodiode, and is a channel stop layer (CST) between one side of the vertical charge transfer area (VCCD) and between the photodiode (PD) and the photodiode (PD). Is formed, and is stacked on the first polygate 5 and the second polygate 7 on the vertical charge transfer region VCCD.
그리고, 일측에는 제1폴리게이트(5)와 제2폴리게이트(7)를 공통으로 하여 제1클럭신호(Vψ1)와 제2클럭신호(Vψ2)가 번갈아 인가된다.In addition, the first clock signal Vψ 1 and the second clock signal Vψ 2 are alternately applied to one side with the first polygate 5 and the second polygate 7 in common.
여기서, 제1폴리게이트(5)는 포토다이오드영역에서 수직전하전송영역으로 영상신호전하는 전송하는 트랜스퍼 게이트(TG)역할을 하도록 형성되고 제2폴리게이트(7)일측의 수직전하전송영역에는 베리어층이 형성된다.Here, the first polygate 5 is formed to serve as a transfer gate (TG) for transmitting image signal charges from the photodiode region to the vertical charge transfer region, and a barrier layer is formed in the vertical charge transfer region on one side of the second polygate 7. Is formed.
본 발명의 CCD 영상소자를 제4도를 참조하여 다시 한번 설명하면 제4도(a)와 같이 n형 실리콘기판(1)에 p형 웰(2)을 형성하고 p형 웰(2) 표면에 선택적으로 n형 이온 주입을 실시하여 수직전하전송영역인 매몰형 전하전송영역(BCCD)(3)을 형성한다.Referring again to the CCD imaging device of the present invention with reference to FIG. 4, a p-type well 2 is formed on an n-type silicon substrate 1 as shown in FIG. An n-type ion implantation is selectively performed to form a buried charge transfer region (BCCD) 3 which is a vertical charge transfer region.
그리고, 전면에 게이트 절연막(4)을 형성하여 매몰형 전하전송영역(BCCD)(3)상에 일정 간격으로 제1폴리게이트(5)를 형성하고 제1폴리게이트(5)를 마스크로 이용한 p형 이온을 틸트 주입하여 후속되는 공정에서 제2폴리게이트가 형성부분의 매몰형 전하전송영역(BCCD)(3)일측에 베리어 장벽층(10)을 형성한다.The gate insulating film 4 is formed on the entire surface to form the first polygate 5 at predetermined intervals on the buried charge transfer region (BCCD) 3 and the p using the first polygate 5 as a mask. In the subsequent process, the second polygate forms the barrier barrier layer 10 on one side of the buried type charge transfer region (BCCD) 3 of the forming portion by tilting the implanted ions.
이 때, 틸트이온주입방향은 전하전송방향에 따라 달리한다.At this time, the tilt ion injection direction is different depending on the charge transfer direction.
그리고 제1폴리게이트(5)를 절연시키기 위한 절연막(6)을 형성하고, 제1폴리게이트(5)사이에 제2폴리게이트(7)를 형성한다.An insulating film 6 for insulating the first polygate 5 is formed, and a second polygate 7 is formed between the first polygates 5.
그리고 포토다이오드(PD)영역에 이온 주입하여 포토다이오드(PD)를 형성한다.In addition, the photodiode PD is formed by ion implantation into the photodiode PD region.
이와 같이 형성된 제1폴리게이트(5)와 제2폴리게이트(7)에 2-페이즈 클럭신호(Vψ1,Vψ2)에 의해 동작되도록 클럭신호(Vψ1,Vψ2)를 인가한다.The clock signals Vψ 1 and Vψ 2 are applied to the first polygate 5 and the second polygate 7 formed as described above so as to be operated by the two -phase clock signals Vψ 1 and Vψ 2 .
즉, 베리어 장벽층(7)을 중심으로 서로 이웃하는 제1폴리게이트(5)와 제2폴리게이트(7)를 공통으로 하여 제1클럭신호(Vψ1)와 제2클럭신호(Vψ2)를 교대로 인가한다.That is, the first clock signal Vψ 1 and the second clock signal Vψ 2 are made with the first polygate 5 and the second polygate 7 adjacent to each other around the barrier barrier layer 7 in common. Alternately apply
이와 같이 형성된 본 발명의 CCD 영상소자의 동작은 다음과 같다.The operation of the CCD image device of the present invention formed as described above is as follows.
즉, 제3도에서 CCD 영상소자에 빛이 조사되면 포토다이오드(PD)는 빛을 수광하여 영상신호전하를 생성하게 된다.That is, when light is irradiated onto the CCD image device in FIG. 3, the photodiode PD receives the light to generate image signal charges.
이때, Vψ1의 클럭신호에 트리거 전압이 인가되었을 때는 전포토다이오드의 영상신호전하가 VCCD 영역(3)으로 트랜스퍼되고 Vψ2의 클럭신호에 트리거 전압이 인가되었을때에도 전 포토다이오드의 영상신호전하가 VCCD영역(3)으로 트랜스퍼 된다.At this time, when the trigger voltage is applied to the clock signal of Vψ 1 , the video signal charge of all the photodiodes is transferred to the VCCD region 3, and even when the trigger voltage is applied to the clock signal of Vψ 2 , the video signal charge of all the photodiodes is maintained. Transferred to VCCD area 3.
이때, 제5도 (a)는 본 발명의 CCD 영상소자의 클럭신호 타이밍도이고, 제5도(b)는 제5도(a)의 클럭신호에 따른 포텐셜 프로파일이다.5A is a timing diagram of a clock signal of the CCD image device of the present invention, and FIG. 5B is a potential profile according to the clock signal of FIG. 5A.
제5도 (b)에서 t0는 제1폴리게이트(5)와 제2폴리게이트(7)에 Vψ1의 클럭신호가 인가되지 않은 상태의 포텐셜 프로파일이다.In FIG. 5B, t 0 is a potential profile in which a clock signal of Vψ 1 is not applied to the first polygate 5 and the second polygate 7.
그리고, t1은 Vψ1의 클럭신호가 제1폴리게이트(5)와 제2폴리게이트(7)에 인가되어 포토다이오드영역(9)에서 생성된 영상신호전하가 수직전하전송영역(VCCD)으로 트랜스퍼된 상태의 포텐셜 프로파일이다.In addition, t 1 denotes that the clock signal of Vψ 1 is applied to the first polygate 5 and the second polygate 7 so that the image signal charge generated in the photodiode region 9 is transferred to the vertical charge transfer region VCCD. The potential profile of the transferred state.
이어, t2는 Vψ1은 로우, Vψ2는 하이에 인가되어 영상신호전하를 HCCD 방향으로 전송되게 한 것이다.Then, t 2 is applied to Vψ 1 low and Vψ 2 is high to transfer the video signal charge in the HCCD direction.
이상에서 설명한 바와 같은 본 발명의 CCD 영상소자에 있어서는 다음과 같은 효과가 있다.As described above, the CCD image device of the present invention has the following effects.
첫째, VCCD의 클럭신호를 4개에서 2개로 줄일수 있으므로 시스템면에서 유리하다.First, the clock signal of the VCCD can be reduced from four to two, which is advantageous in terms of system.
둘째, 2개의 폴리게이트에 의해 포토다이오드에서 VCCD 쪽으로 트랜스퍼시키므로 VCCD의 포화전하용량을 증가시켜 포토다이오드에서 생성된 전하들을 충분히 처리할 수 있는 능력이 향상된다.Secondly, the transfer of two polygates from the photodiode to the VCCD increases the saturation charge capacity of the VCCD, thereby improving the ability to fully process the charges generated in the photodiode.
셋째, VCCD 영역에 베리어 장벽층을 형성할 때 추가된 마스크 공정이 필요없이 제1폴리게이트에 자기 정렬하여 이온주입하므로 공정마진(margin)이 커진다.Third, when the barrier barrier layer is formed in the VCCD region, the process margin is increased by self-aligning and implanting ions into the first polygate without the need for an additional mask process.
넷째, 베리어 장벽층을 전하전송방향에 따라 서로 다르게 형성할 수 있으므로 더욱 더 효율적이다.Fourth, since the barrier barrier layer can be formed differently according to the charge transfer direction, it is even more efficient.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940016478A KR0151181B1 (en) | 1994-07-08 | 1994-07-08 | Structure of ccd image sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940016478A KR0151181B1 (en) | 1994-07-08 | 1994-07-08 | Structure of ccd image sensor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960006098A KR960006098A (en) | 1996-02-23 |
| KR0151181B1 true KR0151181B1 (en) | 1998-10-01 |
Family
ID=19387617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940016478A KR0151181B1 (en) | 1994-07-08 | 1994-07-08 | Structure of ccd image sensor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0151181B1 (en) |
-
1994
- 1994-07-08 KR KR1019940016478A patent/KR0151181B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960006098A (en) | 1996-02-23 |
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