KR19990043891A - 전계방출표시장치 - Google Patents

Abstract

본 발명은 균일한 전자방출 특성을 갖는 전계방출표시장치(FED)에 관한 것으로, 특히 메탈 팁 제조공정시 게이트 층에 저항을 첨가하여 게이트에 인가되는 전압을 제어하므로써 전체 판넬의 방출 전류량을 균일화시킨 것으로, 상기 목적 달성을 위한 본 발명은 다수개의 게이트 라인을 갖춘 전계방출표시장치에 있어서, 상기 다수개의 게이트 라인에 존재하는 각 픽셀군 사이에 저항층이 형성된 것을 특징으로 하며, 이렇게하므로써 에미터 팁에 흐르는 전류량에 대한 조절이 가능하고, FED 판넬의 전자방출특성이 일정하게 유지되며, 단지 게이트층에 저항층을 첨가하기 때문에 제조공정이 간단해지는 효과가 있다.

Description

전계방출표시장치

본 발명은 균일한 전자방출 특성을 갖는 전계방출표시장치(FED)에 관한 것으로, 특히 메탈 팁 제조공정시 게이트 층에 저항을 첨가하여 게이트에 인가되는 전압을 제어하므로써 전체 판넬의 방출 전류량을 균일화한 전계방출표시장치에 관한 것이다.

일반적으로 전계방출표시장치(Field Emission Displays, 이하 "FED"라 한다)는 시각전환율(Optical Conversion Efficiency), 저비용 그리고 폭넓은 시야각에 대한 높은 전기적인 잠재력 때문에 지난 수년간 커다란 관심을 불러일으켜왔다.

그러나, 이러한 연구는 아직 상용화되지 않고 있으며, 팁 어레이에 대한 설계가 성공적으로 이루어졌지만, 팁들의 균일성과 수명은 아직까지 만족스러운 단계에 이르지 못하고 있다.

또한 진공 패키징 기술들이 개발되고 있지만, 생산과 관련하여 아직까지 검증이 되고 있지 않다.

그러나, FED는 자동차에서와 같이 거친 외부환경에서 동작하는 응용분야에서 경쟁적인 이점을 가지고 있다는 것은 주지의 사실이다.

FED는 CRT와 같은 휘도의 영상을 얻기 위해 수많은 마이크로 사이즈의 캐소드를 제작하는 고체상태의 IC 기술을 이용한 일종의 표시장치로, 빛은 형광체 스크린에 의해 발생되며, 베이스 플레이트 위에 늘어선 필드 에미터들과 베이스 플레이트와 페이스 플레이트 사이의 우수한 진공상태를 유지하기 위해 주변에 유리원료에 의해 밀봉된 페이스 플레이트 위에 코팅된 형광체로 구성된다.

한 FED에 대한 미소의 1㎜ 평방면적을 확대해보면, 도 1에 도시된 바와 같이 수평방향과 수직방향으로 여러 개의 픽셀들이 존재함을 알 수 있으며, 각 픽셀내의 작은 면적을 조사해보면, 팁을 에워싸는 게이트에 인가되는 전압에 의해 조절되는 강한 전계에 의해 각 팁으로부터 전자들이 방출되는 많은 마이크로 팁들이 존재함을 알 수 있다.

FED는 저전압 전자 소오스, 방사 및 온도에 대한 면역 그리고 높은 전자 이동도를 가지는 이점이 있으며, 더 중요한 것은, FED는 모든 평판 표시장치 중에서 시각 전환율에 대한 높은 전기적인 잠재력 때문에 전력소모가 가장 낮을 수가 있다.

FED는 CRT용으로 개발된 형광체 기술을 이용할 수 있기 때문에 시각전환에 대한 효율이 높다.

다음, 에미터 어레이 제작에 대해서 살펴보면, 스핀트 팁 제작용 4개의 마스크 공정이 도 2에 나타나있다. 이에 대한 공정은 실리콘 웨이퍼 위에 형성된 온도적으로 성숙된 SiO₂층과 함께 시작된다. 캐소드 도체가 증착된 다음에 두꺼운 절연층과 게이트 메탈이 증착된다. 조그마한 게이트 구멍은 식각에 의해 패턴이 만들어지고 팁홀은 캐소드 도체 위에 자리를 잡는다. 얇은 희생층은 증착에 의해 전자빔 진공관내에 설치된 실리콘 기판과 함께 게이트 메탈 상부에 형성된다. 에미터 팁은 수직으로 투사되는 증착방법에 의해 형성된다. 상부층과 희생층을 제거한 후, 마이크로 팁이 형성된다.

FED의 팁 어레이 공정은 CMOS 기술를 근간으로 하므로, 그의 제조비용은 크기가 증가함에 따라 보다 낮게 할 수 있다. FED는 CRT와 같이 동작하므로 시야각과 관련하여 아무런 문제가 발생되지 않는다.

전자빔 증착장치는 시뮬레이션(모의실험)에 의해 연구되어 왔다. 증착률과 이동거리는 성공적인 팁을 공식화하는데 2개의 주요한 변수들이다. 1.0 종횡비를 가진 마이크로 팁을 형성하기 위해서는 800Å의 이동거리가 요구된다. 300개의 팁들로 구성되는 한 개의 픽셀군으로부터 나오는 방출전류는 약 30㎂이며, 전통적인 캐소드 발광 표시장치에서 사용하는데 그 이상이면 충분한다. 노팅햄 효과는 주울열 효과보다 팁정점을 훨씬 더 빠르게 가열시킨다.

FED의 장점은 저전력 소비형, 크기, 시야각을 확보하면서 계조를 높일 수 있고, 해상도 등에 제한이 없고 화질이 우수하며 생산효율이 높다.

휘도가 높고 전력효율이 높으며, 스위칭 속도를 비롯한 동작속도가 빠르고 저온 환경에서도 동작이 가능하다.

고속동작이 가능하고 외부로부터의 방사적인 손상의 영향을 거의 받지 않으며, 냉음극 방식이므로 전력소모가 적고, X-Y Matrix 어드레싱이 가능하다.

한 픽셀이 다수의 전계방출소자들에 의해 동작하므로 부분적인 손상이나 결함의 영향을 줄일 수 있다.

반도체 공정을 이용하여 제조되므로 일괄 생산이 가능하고, 제조 공정이 비교적 간단하다.

FED의 단점은 초고진공의 밀봉, 고전압 동작, 소자의 안정화, 팁의 균일성, 형광체 출력 가스 등에 문제가 있다.

특히, 종래에는 대부분 전자 빔(E-beam) 증착방법을 이용하여 메탈 팁을 제조하게 되는데, 이경우 전체 팁의 균일성이 판넬 중앙부와 측면부가 차이가 나 일반적인 동작에서 그 전자 방출 특성도 차이가 나게 된다.

이에, 본 발명은 상기한 바와 같은 종래의 제 문제점을 해소시키기 위하여 창안된 것으로, 게이트층에 저항층을 첨가하므로써 판넬의 전체 전자방출특성을 일정하게 유지시킨 전계방출 표시장치를 제공함에 그 목적이 있다.

도 1은 종래 FED에 대한 단면도.

도 2는 종래 스핀트 타입 필드 에미터 팁에 대한 공정도.

도 3은 본 발명의 일 실시예에 따른 스핀트 타입 필드 에미터 팁에 대한 공정도.

도 4는 본 발명의 일 실시예에 따른 저항이 첨가된 게이트 구조를 갖는 FED의 판넬을 나타낸 입체도.

도 5는 도 4의 게이트층에 저항을 첨가하므로써 중앙부에 흐르는 전류관계를 나타내기 위한 회로도.

〈도면의주요부분에대한부호의설명〉

10 : 제1 픽셀군 20 : 제2 픽셀군

30 : 제3 픽셀군 40 : 제1 저항(R1)

50 : 제2 저항(R2)

상기 목적 달성을 위한 본 발명은 다수개의 게이트 라인을 갖춘 전계방출표시장치에 있어서,

상기 다수개의 게이트 라인에 존재하는 각 픽셀군 사이에 저항층이 형성된 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 3은 전체 판넬의 방출전류량을 일정하게 유지시키기 위하여 게이트층에 저항을 첨가하여 필드 에미터 팁을 만드는 제작공정을 나타낸 것이다.

먼저, 유리기판 위에 캐소드 전극을 형성한다.

다음, 캐소드 전극을 형성한 후 절연층을 캐소드 전극층 위에 형성한다(도 3의 a).

절연층을 형성한 후 절연층 위에 게이트 전극층을 형성한다(도 3의 b).

이어, 게이트를 일정패턴을 갖도록 형성한 후 저항층을 형성한다(도 3의 c).

다음, 저항층을 형성한 이후의 공정은 일반적인 메탈 팁 공정을 따른다.

도 4는 다수개의 픽셀군으로 이루어진 전체 판넬의 일부분을 도시한 것으로, 메탈 팁 제조공정 중 전자 빔 증착방법으로 팁을 제조할 경우 전체 팁의 균일성은 중앙부와 측면부가 차이가 생기므로 전자방출특성도 차이가 나게 된다.

도 4에 도시된 바와 같이 측면부에서 중앙부를 따라 배열되는 제1 픽셀군(10)과 제2 픽셀군(20) 그리고 제3 픽셀군(30) 사이의 게이트층에 제1 저항(40), 제2 저항(50) 등을 첨가하였다.

이렇게하므로써, 중앙부에 흐르는 전류량이 측면부에 흐르는 전류량보다 적어지게 되고, 인가전압 또한 중앙부가 측면부보다 작아지므로 중앙부와 측면부에서 방출되는 전류량을 일정하게 유지시킬 수가 있다.

게이트 저항층으로 사용되는 물질로는 진성 실리콘, 폴리 실리콘, 비정질 실리콘, 확산저항 등이 있다.

도 5는 측면부와 중앙부 사이의 게이트층에 첨가된 저항을 회로적으로 나타낸 것이다.

도 4와 관련하여 설명하면, 제1 픽셀군(10)에 흐르는 전류를 I라 하고, 인가전압을 V라 하면, 제1 픽셀군(10)과 제2 픽셀군(20) 사이에 제1 저항(40)(R1)이 존재하므로 상기 제2 픽셀군(20)에 흐르는 전류는 V/R1가 되고, 제3 픽셀군(30)에 흐르는 전류는 제2 픽셀군(20)과 제3 픽셀군(30) 사이에 제2 저항(50)(R2)이 첨가되므로 V/(R1+R2)되어, 중앙부에 인가되는 전압은 측면부에 인가되는 전압보다 적어진다.

따라서, 중앙부에서 방출되는 전자량이 줄어들어 전체 판넬은 일정한 전자방출량을 갖게 된다.

한편, 게이트 저항층의 길이를 변화시키므로써 방출전자량을 일정하게 유지시킬 수가 있다.

이상에서 살펴본 바와 같이, 게이트층에 저항을 첨가하여 게이트에 인가되는 전압을 제어하는 본 발명에서는 에미터 팁에 흐르는 전류량에 대한 조절이 가능하고, FED 판넬의 전자방출특성이 일정하게 유지되며, 단지 게이트층에 저항층을 첨가하기 때문에 제조공정이 간단하고, 메탈 팁 제조방법 중 전자 빔 증착방법을 포함한 다른 증착방법에도 적용가능하다.

본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (3)

1. 다수개의 게이트 라인을 갖춘 전계방출표시장치에 있어서,

   상기 다수개의 게이트 라인에 존재하는 각 픽셀군 사이에 저항층이 형성된 것을 특징으로 하는 전계방출표시장치.
2. 제 1 항에 있어서,

   상기 저항층은 진성 실리콘, 폴리 실리콘, 비정질 실리콘, 확산저항 중 어느 하나인 것을 특징으로 하는 전계방출표시장치.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 저항층은 길이를 변화시켜 방출 전자량을 일정 비율로 유지시키는 것을 특징으로 하는 전계방출표시장치.