KR19990041251U - 고속 클럭 발진기 - Google Patents

Abstract

본 고안은 고속 클럭 발생기에 관한 것으로, 종래 위상 동기 루프(Phase Locked Loop : PLL)회로를 이용한 고속 클럭 발생기에 있어서 출력 클럭의 주파수를 원하는 주파수로 바꾸기 위해서는 상기 출력 클럭의 주파수에 적합하도록 루프 필터의 저항값과 커패시턴스값을 가변시킴으로써, 최적화설계가 매우 어렵고 레이아웃 면적이 넓어지는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 발진부로부터 클럭을 입력받아 소정시간 지연시킨후 복수의 서로 다른 지연시간을 갖는 클럭을 출력하는 지연부와; 제어신호에 의해 상기 지연부에서 출력되는 클럭을 입력받아 그에 따른 지연시간차를 이용하여 원하는 주파수와 대역폭을 갖는 클럭을 출력하는 다중화부로 구성한 장치를 제공함으로써, 제어가능한 다중화기를 사용하여 복수의 서로 다른 지연시간을 갖는 클럭을 조합하여 원하는 주파수와 대역폭을 갖는 클럭을 출력함에 있어서 회로의 구성을 간단하게 설계하여 레이아웃 면적을 최소화하고, 원하는 주파수의 변경이 용이한 효과가 있다.

Description

고속 클럭 발진기

본 고안은 고속 클럭 발진기에 관한 것으로, 특히 제어가능한 다중화기를 사용하여 복수의 서로 다른 지연시간을 갖는 클럭을 조합하여 원하는 주파수와 대역폭을 갖는 클럭을 출력하는 고속 클럭 발진기에 관한 것이다.

일반적인 고속 클럭 발생기는 외부로 부터 들어오는 신호에 의해 임의의 주파수와 위상의 동기를 취하는 위상 동기 루프(Phase Locked Loop : PLL)회로를 사용하여 출력신호를 분주하여 궤환된 신호와 입력신호를 비교하여 두 신호간의 오차를 증폭하여 원하는 주파수를 갖는 클럭을 출력시킨다.

도 1은 종래의 클럭 발진기의 구성을 보인 블록도로서, 이에 도시된 바와 같이 입력 클럭(Fin)을 제1 제어신호(CTR1)에 따라 원하는 주파수로 분주하는 기준 분주부(10)와; 상기 기준 분주부(10)의 출력클럭(F1)과 궤환클럭(F2)을 입력받아 두 클럭 (F1),(F2)간의 위상과 주파수를 비교하여 위상 정정 신호(PES)를 출력하는 위상 검출부(20)와; 제3 제어신호(CTR3)에 의해 저항값과 캐패시턴스(Capacitance)값을 가변시켜 상기 위상 검출부(20)의 위상 정정 신호(PES)를 저역 통과 필터링하여 출력하는 루프 필터부(30)와; 제3 제어신호(CTR3)에 의해 상기 루프 필터부(30)의 출력클럭을 원하는 주파수를 갖는 클럭으로 발진시키는 전압제어 발진부(40)와; 제2 제어신호(CTR2)에 의해 상기 전압제어 발진부(40)의 출력을 원하는 주파수로 분주한 후 궤환하여 상기 위상 검출부(20)로 출력하는 궤환 분주부(50)와; 상기 각 부를 제어하는 제어부(60)로 구성되며, 이와 같이 구성된 종래 기술에 따른 일실시예의 동작과정을 상세히 설명하면 다음과 같다.

우선, 제어부(60)에서 원하는 출력 주파수를 얻기 위해 각 부에 제3 제어신호(CTR3)를 출력하여 세팅(setting)시킨 후, 상기 제어부(60)의 제1 제어신호(CTR1)에 의해 기준 분주부(10)는 입력되는 입력 클럭(Fin)을 분주하여 출력하고, 궤환 분주부(50)는 상기 제어부(60)의 제2 제어신호(CTR2)에 의해 세팅된 전압제어 발진부(40)의 출력 클럭(Fout)을 입력받아 원하는 주파수로 분주한 후 궤환하여 출력한다.

그리고, 상기 기준 분주부(10)에서 분주된 클럭(F1)과 상기 궤환 분주부(50)에서 분주된 클럭(F2)을 입력받은 상기 위상 검출부(20)는 두 클럭(F1),(F2)간의 위상과 주파수를 비교하여 위상 정정 신호(PES)를 출력하면, 그 위상 정정 신호(PES)는 루프 필터부(30)에서 저역 통과 필터링하여 상기 전압제어 발진부(40)로 입력되고, 상기 전압제어 발진부(40)는 상기 제3 제어신호(CTR3)에 의해 원하는 주파수를 갖는 출력 클럭(Fout)을 최종줄력단과 상기 궤환 분주부(50)로 출력한다.

여기서, 상기 기준 분주부(10)의 출력 클럭(F1)과 상기 전압제어 발진부(40)의 출력 클럭(Fout)이 일치되면, 상기 궤환 분주부(50)는 원하는 주파수를 갖도록 계속 분주하여 상기 위상 검출부(20)로 출력하고, 상기 위상 검출부(20)는 상기 위상 정정 신호(PES)를 플로팅(floating)시켜 더 이상 주파수가 흔들리지 않게 고정시킨다.

상기와 같이 종래의 동기 위상 루프 회로를 사용한 고속 클럭 발생기에 있어서 출력 클럭의 주파수를 원하는 주파수로 바꾸기 위해서는 상기 출력 클럭의 주파수에 적합하도록 루프 필터의 저항값과 커패시턴스값을 가변시킴으로써, 최적화설계가 매우 어렵고 레이아웃 면적이 넓어지는 문제점이 있었다.

따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 제어가능한 다중화기를 사용하여 복수의 서로 다른 지연시간을 갖는 클럭을 조합하여 원하는 주파수와 대역폭을 갖는 클럭을 출력하는 고속 클럭 발진기를 제공함에 그 목적이 있다.

도 1은 종래의 클럭 발진기의 구성을 보인 블록도.

도 2는 본 고안 고속 클럭 발진기의 구성을 보인 블록도.

***도면의 주요 부분에 대한 부호의 설명***

100 : 지연부 200 : 다중화부

DE1 ∼ DEn : 지연소자

상기와 같은 목적을 달성하기 위한 본 고안 고속 클럭 발진기의 구성은 발진부로부터 클럭을 입력받아 소정시간 지연시킨후 복수의 서로 다른 지연시간을 갖는 클럭을 출력하는 지연부와; 제어신호에 의해 상기 지연부에서 출력되는 복수의 클럭을 입력받아 그에 따른 지연시간차를 이용하여 원하는 주파수와 대역폭을 갖는 클럭을 출력하는 다중화부로 구성하여 된 것을 특징으로 한다.

이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2는 본 고안 고속 클럭 발진기의 구성을 보인 블록도로서, 이에 도시한 바와 같이 발진부(미도시)로부터 클럭(Fin)을 입력받아 소정시간 지연시킨후 서로 다른 복수의 지연시간을 갖는 클럭(F1∼Fn)을 출력하는 지연부(100)와; 제어신호(CTR)에 의해 상기 지연부(100)에서 출력되는 복수의 클럭(F1∼Fn)을 입력받아 그 지연시간차를 이용하여 원하는 주파수와 대역폭을 갖는 클럭(Fout)을 출력하는 다중화부(200)로 구성하며, 상기 지연부(100)는 입력클럭(Fin)을 각각 인가받아 각각의 서로 다른 지연시간을 갖는 클럭(F1∼Fn)을 출력하는 복수의 지연소자(DE1∼DEn)로 구성하며, 상기 지연소자(F1∼Fn)는 복수의 인버터로 구성하거나, 미분소자로 구성하여 각각 서로 다른 지연시간을 갖도록 구성하며, 이와 같이 구성된 본 고안에 따른 일실시예의 동작과정을 상세히 설명하면 다음과 같다.

발진부(미도시)로부터 클럭(Fin)을 입력받은 지연부(100)내의 복수의 지연소자(DE1∼DEn)는 각각 지연시간이 서로 다른 복수의 클럭(F1∼Fn)을 다중화부(200)로 출력한다.

이 후, 제어가능한 다중화기를 이용한 상기 다중화부(200)는 제어신호(CTR)에 따라 입력되는 상기 복수의 서로 다른 지연시간을 갖는 클럭(F1∼Fn)간의 지연시간차를 이용하여 원하는 주파수와 대역폭을 갖는 새로운 출력클럭(Fout)을 발생시킨 후 출력한다.

상기에서 상세히 설명한 바와 같이, 본 고안은 제어가능한 다중화기를 사용하여 복수의 서로 다른 지연시간을 갖는 클럭을 조합하여 원하는 주파수와 대역폭을 갖는 클럭을 출력함에 있어서 회로의 구성을 간단하게 설계하여 레이아웃 면적을 최소화하고, 원하는 주파수의 변경이 용이한 효과가 있다.

Claims (2)

1. 발진부로부터 클럭을 입력받아 소정시간 지연시킨후 복수의 서로 다른 지연시간을 갖는 클럭을 출력하는 지연부와; 제어신호에 의해 상기 지연부에서 출력되는 클럭을 입력받아 그에 따른 지연시간차를 이용하여 원하는 주파수와 대역폭을 갖는 클럭을 출력하는 다중화부로 구성하여 된 것을 특징으로 하는 고속 클럭 발생기.
2. 제1항에 있어서, 상기 지연부는 입력클럭을 각각 입력받아 각각의 서로 다른 지연시간을 갖는 클럭을 출력하도록 한 복수의 지연소자로 구성하여 된 것을 특징으로 하는 고속 클럭 발생기.