KR19990040388A - Bus test device - Google Patents
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Abstract
1. 청구범위에 기재된 고안이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
버스 테스트 장치Bus test device
2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention
버스가 매크로 모듈로부터 입력된 내부 데이터들을 정상적으로 전달하는지를 용이하게 테스트함.Easily test if the bus normally passes internal data from the macro module.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
버스 동작 검증을 위한 전용 하드웨어를 부가하여 버스의 동작 오류가 발생할 경우에, 그 오류 원인 및 동작을 정확히 알 수 있도록 함.Dedicated hardware for bus operation verification is added so that in the event of a bus operation error, the cause and operation of the error can be pinpointed.
4. 발명의 중요한 용도4. Important uses of the invention
칩내의 매크로 모듈들로부터 입력된 데이터들이 내부 버스를 이용하여 데이터를 상호 교환할 때 발생되는 오류를 용이하게 검증할 수 있는 버스 테스트 장치를 제공함.Provides a bus test device that can easily verify errors generated when data input from macro modules in a chip exchange data using an internal bus.
Description
본 발명은 버스 테스트 장치에 관한 것으로서, 보다 구체적으로 칩내의 매크로 모듈들로부터 입력된 데이터들이 내부 버스를 이용하여 데이터를 상호 교환할 때 발생되는 오류를 용이하게 검증할 수 있는 버스 테스트 장치에 관한 것이다.The present invention relates to a bus test apparatus, and more particularly, to a bus test apparatus capable of easily verifying errors generated when data input from macro modules in a chip exchange data using an internal bus. .
최근에는, 반도체의 시스템 기술이 복잡 다양화되어 한 회사가 모든 기술을 보유 및 유지하기 어렵기 때문에, 각자 특화된 기술을 채용하여 일종의 모듈 개념으로 반도체 소자내에 조합하여 설계하는 방식이 사용되고 있다. 이러한 경우 각 모듈들은 내부 메모리 소자와 같은 독립된 블록으로 처리되고, 그 블록들이 CPU와 연결된 내부 버스에 접속되어 데이터를 주고 받는 형식을 취하게 된다.In recent years, since the system technology of semiconductors has been diversified in complexity, it is difficult for a company to hold and maintain all of them. Therefore, a method of combining and designing a semiconductor module in a kind of module concept by employing a specialized technology has been used. In this case, each module is treated as an independent block such as an internal memory device, and the blocks are connected to an internal bus connected to the CPU to exchange data.
그러나, 상기와 같은 종래의 방식은 사전에 이미 기능이 검증된 모듈을 사용하고, 여러 가지 모듈을 조합하였을 때, 각 모듈들과 내부 CPU간의 인터페이스 부분이 칩 레벨에서 잘 검증될 수 있어야 한다는 전제가 따른다. 반면에 대부분의 경우 모듈 자체적으로는 동작 설명 및 테스트 벡터가 잘 구성되어 있으나, 이를 인터페이스할 경우에 대비한 검증수단이 적절치 못해, 연결된 내부 버스 동작에 오류가 발생할 경우 모듈 자체 오류인지 버스 기능상의 오류인지 판단키 어려워 설계검증시 많은 시행착오를 초래하는 문제점이 존재하였다.However, such a conventional method uses a module whose function has already been verified in advance, and when various modules are combined, it is assumed that the interface portion between each module and the internal CPU can be well verified at the chip level. Follow. On the other hand, in most cases, the module itself has a well-defined operation description and test vectors, but the verification means for interfacing it are not appropriate, so if an error occurs in the connected internal bus operation, the module itself is an error in the bus function. Difficult to judge cognition has a problem that causes a lot of trial and error during design verification.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 동일한 내부 버스에 연결된 매크로 모듈들간의 데이터 상호 교환만을 일정한 방식으로 별도로 검증하므로써, 모듈 자체의 오류를 용이하게 검증할 수 있으며, 또한 사용자가 임의의 데이터 조합을 통해 간단히 버스 동작만을 확인할 수 있는 버스 테스트 장치를 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above problems, by separately verifying only the data interchange between macro modules connected to the same internal bus in a certain manner, it is possible to easily verify the error of the module itself, It is an object of the present invention to provide a bus test apparatus that can simply verify bus operation through arbitrary data combinations.
도 1은 본 발명의 실시예에 따른 버스 테스트 장치의 블록도.1 is a block diagram of a bus test apparatus according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10: 제 1 선택수단 20: 버퍼10: first selection means 20: buffer
30: 버스 40: 제 2 선택수단30: bus 40: second selection means
50: 래치수단 60: 논리수단50: latch means 60: logic means
이와 같은 목적을 달성하기 위한 본 발명의 버스 테스트 장치는 제 1 테스트 모드 선택신호에 의해 버스가 정상적으로 동작하는지를 테스트하기 위하여 외부에서 임의로 입력시킨 테스트용 데이터를 선택하여 전달하기 위한 제 1 선택수단; 제 1 선택수단을 통해 전달된 테스트용 데이터를 버스로 전달하기 위한 버퍼; 제 2 테스트 모드 선택신호에 의해 버스로부터 궤환된 테스트용 데이터를 선택하여 전달하기 위한 제 2 선택수단; 및 클럭신호에 따라 제 2 선택수단을 통해 전달된 테스트용 데이터를 래치시켜 출력단자를 통해 출력하기 위한 래치수단을 포함한다.The bus test apparatus of the present invention for achieving the above object comprises: first selecting means for selecting and transmitting externally input test data to test whether the bus operates normally by the first test mode selection signal; A buffer for transferring the test data transferred through the first selection means to the bus; Second selecting means for selecting and transferring test data fed back from the bus by a second test mode selection signal; And latching means for latching the test data transmitted through the second selecting means in accordance with the clock signal and outputting the same through the output terminal.
또한, 본 발명의 버스 테스트 장치는 일입력단자로 입력된 인에이블신호에 의해 인에이블되어 타입력단자로 입력된 제 2 테스트 모드를 논리조합한 다음 버퍼를 구동시키기 위한 논리조합신호를 출력하는 논리수단을 더 포함한다.In addition, the bus test apparatus of the present invention is a logic for combining the second test mode, which is enabled by the enable signal input to one input terminal and input to the type force terminal, and then outputs a logic combination signal for driving the buffer. It further comprises means.
본 발명의 버스 테스트 장치에서, 버스가 내부 데이터를 정상적으로 전달하는지를 테스트하기 위하여, 외부로부터 임의로 테스트용 데이터들을 입력시키면, 이 테스트용 데이터들은 제 1 선택수단과 버퍼를 통해 버스에 실리게 되며, 이어 버스에 실린 테스트용 데이터들은 제 2 선택수단으로 궤환된다. 이때, 하이상태의 제 2 테스트 모드 선택신호가 입력되면, 제 2 선택수단은 일입력단자에 입력된 내부 데이터들과 타입력단자로 궤환된 테스트용 데이터들 중에 테스트용 데이터들을 선택하여 출력하고, 이어 래치수단은 클럭신호에 따라 제 2 선택수단을 통해 전달된 테스트용 데이터들을 출력단자를 통해 출력하게 된다. 이렇게, 출력단자를 통해 출력된 테스트용 데이터들이 제 1 선택수단에 입력된 테스트용 데이터들과 일치되면, 버스가 정상적으로 동작하는 것으로 판단할 수 있고, 만일 일치되지 않으면, 버스에 고장이 발생된 것으로 판단할 수 있다.In the bus test apparatus of the present invention, in order to test whether the bus normally delivers internal data, when test data is arbitrarily input from the outside, the test data is loaded on the bus through the first selection means and the buffer, and then Test data on the bus is fed back to the second selection means. At this time, when the second test mode selection signal of the high state is input, the second selection means selects and outputs test data among the internal data inputted to the one input terminal and the test data fed back to the type force terminal, Then, the latching means outputs the test data transmitted through the second selecting means through the output terminal according to the clock signal. In this way, if the test data output through the output terminal matches the test data input to the first selecting means, it may be determined that the bus is operating normally. You can judge.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 1을 참조하면, 본 발명의 버스 테스트 장치는 제 1 테스트 모드 선택신호(TMOS1)에 의해 버스가 정상적으로 동작하는지를 테스트하기 위하여 외부에서 임의로 입력시킨 테스트용 데이터(TDATA)를 선택하여 전달하기 위한 제 1 선택수단(10)과, 제 2 테스트 모드 선택신호(TMOS2)에 의해 제 1 선택수단(10)과 버퍼(20)를 순차적으로 통해 버스(30)로 전달된 다음 궤환된 테스트용 데이터(TDATA)를 선택하여 전달하기 위한 제 2 선택수단(40)와, 클럭신호(CLK)에 따라 제 2 선택수단(40)을 통해 전달된 테스트용 데이터(TDATA)를 래치시켜 출력단자(OUT)를 통해 출력하기 위한 래치수단(50)을 구비한다.Referring to FIG. 1, the bus test apparatus of the present invention is configured to select and transmit externally input test data TDATA in order to test whether the bus operates normally by the first test mode selection signal TMOS1. The test data TDATA transferred to the bus 30 through the first selection means 10 and the second test mode selection signal TMOS2 sequentially through the first selection means 10 and the buffer 20, and then fed back. ) And the test data TDATA transmitted through the second selection means 40 in accordance with the clock signal CLK, and latching the test data TDATA through the output terminal OUT. Latch means 50 for outputting is provided.
또한, 본 발명의 버스 테스트 장치는 일입력단자로 입력된 인에이블신호(EN)에 의해 인에이블되어 타입력단자로 입력된 제 1 테스트 모드 선택신호(TMOS2)를 논리조합한 다음 버퍼(20)를 구동시키기 위한 논리조합신호를 출력하는 논리수단(60)을 더 구비한다.In addition, the bus test apparatus according to the present invention logically combines the first test mode selection signal TMOS2, which is enabled by the enable signal EN input to the one input terminal and input to the type force terminal, and then buffers 20. And logic means for outputting a logic combination signal for driving the circuit.
제 1 선택수단(10)은 제 1 테스트 모드 선택신호(TMOS1)가 선택신호 입력단자에 인가되며, 일입력단자가 래치수단(50)의 출력단에 연결되고, 타입력단자에 테스트용 데이터(TDATA)가 인가되고, 출력단이 버퍼(20)의 입력단에 접속된 제 1 멀티플렉서로 구성된다.In the first selection means 10, the first test mode selection signal TMOS1 is applied to the selection signal input terminal, one input terminal is connected to the output terminal of the latch means 50, and the test data TDATA is connected to the type force terminal. ) Is applied, and the output terminal comprises a first multiplexer connected to the input terminal of the buffer 20.
버퍼(20)는 제 1 테스트 모드 선택신호(TMOS1)에 의해 일반적인 동작 모드 및 테스트 모드로 쉽게 전환될 수 있는 3상 버퍼를 이용한다.The buffer 20 uses a three-phase buffer which can be easily switched to the normal operation mode and the test mode by the first test mode selection signal TMOS1.
제 2 선택수단(40)은 제 2 테스트 모드 선택신호(TMOS2)가 선택신호 입력단자에 인가되며, 일입력단자가 버스(30)에 연결되고, 타입력단자에 일반적인 동작에 이용되는 내부 데이터(DATA)가 인가되며, 출력단이 래치수단(50)의 입력단에 접속된 제 2 멀티플렉서로 이루어진다.The second selecting means 40 has a second test mode selection signal TMOS2 applied to the selection signal input terminal, one input terminal is connected to the bus 30, and internal data used for general operation of the type force terminal ( DATA) is applied, and the output terminal comprises a second multiplexer connected to the input terminal of the latch means 50.
래치수단(50)은 클럭단자에 클럭신호(CLK)가 인가되고, 입력단자가 제 2 선택수단(40)의 출력단에 연결되고, 출력단자가 제 1 선택수단(10)의 하나의 입력단에 연결된 플립플롭으로 구성된다.The latch means 50 has a clock signal CLK applied to the clock terminal, an input terminal connected to an output terminal of the second selection means 40, and an output terminal connected to one input terminal of the first selection means 10. It consists of flops.
논리수단(60)은 일입력단에 인에이블신호가 인가되고 타입력단에 제 1 테스트 모드 선택신호(TMOS1)가 인가되며, 출력단이 버퍼(20)에 연결된 오아게이트(61)를 구비한다.The logic means 60 has an oar gate 61 connected to an enable signal to one input terminal, a first test mode selection signal TMOS1 to a type force terminal, and an output terminal connected to the buffer 20.
상기와 같은 구성을 갖는 본 발명의 버스 테스트 장치의 동작을 설명하면 다음과 같다.Referring to the operation of the bus test apparatus of the present invention having the above configuration is as follows.
본 발명의 버스 테스트 장치는 일반적인 동작 모드와 버스 테스트 모드를 갖는다.The bus test apparatus of the present invention has a general operation mode and a bus test mode.
우선, 일반적인 동작 모드를 설명한다.First, a general operation mode will be described.
일반적인 동작을 실시하도록 하는 제 2 테스트 모드 선택신호(TMOS2)에 따라 제 2 선택수단(40)은 버스(30)로부터 궤환된 신호를 선택하지 않고 매크로 모듈(도시되지 않았음)로부터 입력된 내부 데이터(DATA)를 선택하여 래치수단(50)을 전달하며, 래치수단(50)은 클럭신호(CLK)의 주기에 따라 전달된 내부 데이터(DATA)를 래치시켜 출력한다. 이어, 일반적인 동작을 실시하도록 하는 제 1 테스트 모드 선택신호(TMOS1)에 따라 제 1 선택수단(10)이 래치수단(50)을 통해 래치되어 출력된 내부 데이터(DATA)를 선택하여 버퍼(20)를 통하여 버스(30)로 전달한다. 여기서, 래치수단(50)으로부터 출력된 내부 데이터(DATA)는 제 1 선택수단(10)을 통해 선택되어 전달되므로써, 출력단자(OUT)를 통해서 출력되지 않는다.In accordance with the second test mode selection signal TMOS2 for performing a general operation, the second selecting means 40 does not select the signal fed back from the bus 30, but internal data input from a macro module (not shown). DATA is selected to transfer the latch means 50, and the latch means 50 latches and outputs the transferred internal data DATA according to a cycle of the clock signal CLK. Subsequently, according to the first test mode selection signal TMOS1 for performing a general operation, the first selection means 10 selects the internal data DATA latched through the latch means 50 and outputs the buffer 20. Transfer to bus 30 through. Here, the internal data DATA output from the latch means 50 is selected and transmitted through the first selection means 10, and thus is not output through the output terminal OUT.
다음, 버스 테스트 모드를 설명한다.Next, the bus test mode will be described.
버스(30)가 정상적으로 내부 데이터(DATA)를 전달하는지 테스트 하기 위하여, 테스트용 데이터(TDATA)를 입력시키면, 테스트 모드를 실시하도록 하는 제 1 테스트 모드 선택신호(TMOS1)에 따라 제 1 선택수단(10)은 래치수단(50)로부터 출력되는 신호를 선택하지 않고 외부로부터 입력된 테스트용 데이터(TDATA)를 선택하여 버퍼(20)를 통해 버스(30)로 전달한다. 이어, 버스(30)로 전달된 테스트용 데이터(TDATA)는 제 2 선택수단(40)으로 궤환되고, 이때 테스트 모드를 실시하도록 하는 제 2 테스트 모드 선택신호(TMOS2)에 따라 제 2 선택수단(40)은 매크로부터 입력된 내부 데이터(DATA)를 선택하지 않고 버스(30)로부터 궤환된 테스트용 데이터(TDATA)를 선택하여 래치수단(50)으로 출력하고, 래치수단(50)은 클럭신호(CLK)의 주기에 따라 전달된 테스트용 데이터(TDATA)를 래치시켜 출력한다. 여기서, 래치수단(50)을 통해 출력된 테스트용 데이터(TDATA)는 제 1 선택수단(10)에 의해 선택되지 못하고, 곧바로 출력단자(OUT)를 통해 출력된다.In order to test whether the bus 30 normally transmits the internal data DATA, when the test data TDATA is inputted, the first selection means (1) in accordance with the first test mode selection signal TMOS1 for executing the test mode. 10 selects and transmits the test data TDATA input from the outside to the bus 30 through the buffer 20 without selecting the signal output from the latch means 50. Subsequently, the test data TDATA transferred to the bus 30 is fed back to the second selecting means 40, and at this time, the second selecting means (TMOS2) according to the second test mode selecting signal TMOS2 to perform the test mode. 40 selects the test data TDATA fed back from the bus 30 without selecting the internal data DATA input from the macro and outputs it to the latch means 50, and the latch means 50 receives the clock signal ( According to the cycle of CLK, the test data TDATA transferred is latched and output. Here, the test data TDATA output through the latch means 50 is not selected by the first selection means 10 and is immediately output through the output terminal OUT.
따라서, 본 발명의 버스 테스트 장치는 테스트 모드에서, 출력단자(OUT)를 통해 출력된 테스트용 데이터(TDATA)가 제 1 선택수단(10)에 입력시킨 테스트용 데이터(TDATA)와 동일한지를 비교하며, 비교결과 동일하다면 버스(30)가 정상적으로 작동되는 것이고, 비교 결과 동일 하지 않다면, 버스(30)가 내부 데이터(DATA)를 정상적으로 전달하지 못하고 있음을 판단할 수 있다.Accordingly, the bus test apparatus of the present invention compares the test data TDATA output through the output terminal OUT with the test data TDATA input to the first selecting means 10 in the test mode. If the comparison result is the same, the bus 30 is normally operated. If the comparison result is not the same, it may be determined that the bus 30 does not normally transmit the internal data DATA.
그리고, 상기와 같이 버스를 테스트하게 되므로써, 본 발명의 버스 테스트 장치는 매크로 수에 관계없이 사용될 수 있다.By testing the bus as described above, the bus test apparatus of the present invention can be used regardless of the number of macros.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope of the present invention without departing from the technical idea. It will be evident to those who have knowledge of.
이상에서 설명한 바와 같이 본 발명의 버스 테스트 장치는, 버스 동작 검증을 위한 전용 하드웨어를 부가하며 설계 초기 단계에서부터 벡터의 양을 줄일 수 있고, 버스 상의 동작 오류가 발생할 경우, 그 오류 원인 및 동작 모두를 정확히 알 수 있으며, 또한 매크로의 기능 및 동작에 무관하게 접속시킬 수 있는 테스트 장치이기 때문에, 매크로 모듈 주 기능을 유지할 수 있고, 하드웨어의 양이 적어 쉽게 구현할 수 있는 효과를 제공한다.As described above, the bus test apparatus of the present invention adds dedicated hardware for verifying bus operation and can reduce the amount of vectors from the initial stage of the design. It is a test device that can know exactly and can be connected regardless of the function and operation of the macro, so that the main function of the macro module can be maintained and the amount of hardware can be easily implemented.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970060747A KR100483423B1 (en) | 1997-11-18 | 1997-11-18 | A bus test apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970060747A KR100483423B1 (en) | 1997-11-18 | 1997-11-18 | A bus test apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990040388A true KR19990040388A (en) | 1999-06-05 |
| KR100483423B1 KR100483423B1 (en) | 2005-09-14 |
Family
ID=37304611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970060747A KR100483423B1 (en) | 1997-11-18 | 1997-11-18 | A bus test apparatus |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100483423B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9061232B2 (en) | 2009-12-04 | 2015-06-23 | Alantum | Exhaust gas filter |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1997
- 1997-11-18 KR KR1019970060747A patent/KR100483423B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100483423B1 (en) | 2005-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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