KR19990038257A - 메모리 소자의 오류 테스트 회로 - Google Patents
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Abstract
본 발명은 복수 개의 메모리 칩의 각 어드레스에서 출력되는 신호와 칩 테스트용 데이터가 출력되는 비교 데이터 발생부의 출력과 비교하여 그 결과를 출력하도록 복수 개의 비교기로 구성된 비교부와, 상기 비교부의 각 비교기에서 출력되는 신호에 의해 메모리 칩 에러 신호를 각각 출력하는 복수 개의 에러 신호 발생부와, 상기 비교부의 각 비교기에서 출력된 데이터를 조합하여 비스트 에러 플래그 신호를 출력하는 비스트 에러 플래그 발생부로 구성되어, 양상된 복수개의 메모리 칩이 올바르게 기능 하는지를 테스트할 때 각각의 메모리 칩에 대해서 에러 신호를 출력하는 메모리 소자의 오류 테스트 회로에 관한 것이다.
Description
본 발명은 메모리 소자의 오류 테스트 회로에 관한 것으로서, 보다 상세하게는 양상된 복수개의 메모리 칩이 올바르게 기능 하는지를 테스트할 때 각각의 메모리 칩에 대해서 에러 신호를 출력하는 메모리 소자의 오류 테스트 회로에 관한 것이다.
양상된 메모리 칩의 오류를 테스트하기 위해 종래에는 도 1 에 도시된 메모리 소자의 오류 테스트 회로를 이용하였다.
도 1 에 도시된 메모리 소자의 오류 테스트 회로는 메모리 칩(2)(3)(N)의 각 어드레스에서 출력되는 신호와 비교 데이터 발생부(1)에서 출력되는 데이터를 비교하여 그 결과를 출력하도록 복수 개의 비교기(COM 1)(COM 2)(COM N)로 구성된 비교부(5)와, 상기 비교부(5)의 각 비교기(COM 1)(COM 2)(COM N)에서 출력된 데이터를 조합하여 비스트 에러 플래그 신호를 출력하는 비스트 에러 플래그 발생부(6)로 구성되어 있다.
상기와 같은 구성을 가진 메모리 소자의 오류 테스트 회로는 비교부(5)의 각 비교기중 어느 하나의 비교기에서 메모리 칩의 에러 신호가 발생하면 테스트가 종료될 때까지 비스트(BIST;Built-in self Test)가 출력되므로 어느 메모리 칩에서 오류가 발생하였는 지를 알 수 가 없기 때문에 칩을 디버깅하는데 많은 문제점이 있었다.
따라서, 본 발명은 상기와 같은 제반 결점을 해소하기 위하여 창출한 것으로서, 본 발명의 목적은 양상된 복수개의 메모리 칩이 올바르게 기능 하는지를 테스트할 때 각각의 메모리 칩에 대해서 에러 신호를 출력하는 메모리 소자의 오류 테스트 회로를 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명에 따른 메모리 소자의 오류 테스트 회로는, 복수 개의 메모리 칩의 각 어드레스에서 출력되는 신호와 칩 테스트용 데이터가 출력되는 비교 데이터 발생부의 출력과 비교하여 그 결과를 출력하도록 복수 개의 비교기로 구성된 비교부와, 상기 비교부의 각 비교기에서 출력되는 신호에 의해 메모리 칩 에러 신호를 각각 출력하는 복수 개의 에러 신호 발생부와, 상기 비교부의 각 비교기에서 출력된 데이터를 조합하여 비스트 에러 플래그 신호를 출력하는 비스트 에러 플래그 발생부로 구성된 것을 특징으로 한다.
도 1 은 선행 기술에 의한 메모리 소자의 오류 테스트 회로를 나타낸 도면.
도 2 는 본 발명에 따른 메모리 소자의 오류 테스트 회로를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 비교 데이터 발생부 20 : 메모리 칩
50 : 비교부 60 : 비스트 에러 플래그 발생부
70, 80, 90 : 에러 신호 발생부
이하, 예시된 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도 2 는 본 발명에 따른 메모리 소자의 오류 테스트 회로를 나타낸 도면이다. 동 도면에서, 비교부(50)는 메모리 칩(RAM 1)의 각 어드레스에서 출력되는 신호와 칩 테스트용 데이터가 출력되는 비교 데이터 발생부(10)의 출력을 각각 입력으로 하여 비교하는 비교기(COM 1)와, 메모리 칩(RAM 2)의 각 어드레스에서 출력되는 신호와 칩 테스트용 데이터가 출력되는 비교 데이터 발생부(10)의 출력을 각각 입력으로 하여 비교하는 비교기(COM 2)와, 메모리 칩(RAM N)의 각 어드레스에서 출력되는 신호와 칩 테스트용 데이터가 출력되는 비교 데이터 발생부(10)의 출력을 각각 입력으로 하여 비교하는 비교기(COM N)로 구성되어 있다.
한편, 제 1 에러 신호 발생부(70)는 상기 비교부의 비교기(COM 1)에서 출력되는 신호에 의해 메모리 칩(RAM 1)의 에러 신호를 각각 출력하도록 구성되어 있으며, 제 2 에러 신호 발생부(80)는 상기 비교부의 비교기(COM 2)에서 출력되는 신호에 의해 메모리 칩(RAM 2)의 에러 신호를 각각 출력하도록 구성되어 있고, 제 3 에러 신호 발생부(90)는 상기 비교부의 비교기(COM N)에서 출력되는 신호에 의해 메모리 칩(RAM N)의 에러 신호를 각각 출력하도록 구성되어 있다.
그리고, 비스트 에러 플래그 발생부(60)는 상기 비교부(50)의 각 비교기(COM 1)(COM 2)(COM N)에서 출력된 데이터를 조합하여 비스트 에러 플래그 신호를 출력하도록 구성되어 있다.
상기와 같은 구성을 가진 메모리 소자의 오류 테스트 회로의 작동을 전체적으로 기술하면 다음과 같다.
제조 공정에서 양산된 복수 개의 메모리 칩(20)(30)(40)의 출력단을 비교부(50)의 비교기(COM 1)(COM 2)(COM N)의 일측 입력단에 공급하여 비교 데이터 발생부(10)에서 출력되는 비교 데이터와 비교한다.
상기 비교기(COM 1)(COM 2)(COM N)에 입력된 메모리 칩의 각 어드레스 데이터는 설정되어 있는 비교 데이터와 비교되는데, 예를 들어 메모리(20)의 특정 어드레스에서 출력되는 데이터가 오류 데이터이면 비교기(COM 1)에서 "하이" 신호가 출력되어 제 1 에러 신호 발생부(70) 및 비스트 에러 플래그발생부(60)에 각각 공급된다.
상기 비스트 에러 플래그발생부(60) 및 제 1 에러 신호 발생부(70)에 "하이" 신호가 공급되면 다른 비교기에서 출력되는 신호에 관계없이 비스트 신호가 출력되고, 상기 제 1 에러 신호 발생부(70)에서는 에러 신호는 플래그를 출력하므로 메모리(10)의 어느 부분에서 에러가 발생하였는 지를 확인할 수 있어서 디버깅을 손쉽게 할 수 있다.
상술한 본 발명에 의하면 양상된 복수개의 메모리 칩이 올바르게 기능 하는지를 테스트할 때 각각의 메모리 칩에 대해서 에러 신호를 출력하므로 각 메모리 칩을 디버깅을 손쉽게 할 수 있는 효과가 있다.
Claims (2)
- 복수 개의 메모리 칩의 각 어드레스에서 출력되는 신호와 칩 테스트용 데이터가 출력되는 비교 데이터 발생부의 출력과 비교하여 그 결과를 출력하도록 복수 개의 비교기로 구성된 비교부와,상기 비교부의 각 비교기에서 출력되는 신호에 의해 메모리 칩 에러 신호를 각각 출력하는 복수 개의 에러 신호 발생부와,상기 비교부의 각 비교기에서 출력된 데이터를 조합하여 비스트 에러 플래그 신호를 출력하는 비스트 에러 플래그 발생부로 구성된 것을 특징으로 하는 메모리 소자의 오류 테스트 회로.
- 제 1 항에 있어서,상기 비교부(50)는 메모리 칩(20)의 각 어드레스에서 출력되는 신호와 칩 테스트용 데이터가 출력되는 비교 데이터 발생부(10)의 출력을 각각 입력으로 하여 비교하는 비교기(COM 1)와,메모리 칩(30)의 각 어드레스에서 출력되는 신호와 칩 테스트용 데이터가 출력되는 비교 데이터 발생부(10)의 출력을 각각 입력으로 하여 비교하는 비교기(COM 2)와,메모리 칩(40)의 각 어드레스에서 출력되는 신호와 칩 테스트용 데이터가 출력되는 비교 데이터 발생부(10)의 출력을 각각 입력으로 하여 비교하는 비교기(COM N)로 구성된 것을 특징으로 하는 메모리 소자의 오류 테스트 회로.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970057916A KR19990038257A (ko) | 1997-11-04 | 1997-11-04 | 메모리 소자의 오류 테스트 회로 |
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Publications (1)
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KR19990038257A true KR19990038257A (ko) | 1999-06-05 |
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ID=66086597
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Application Number | Title | Priority Date | Filing Date |
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KR1019970057916A KR19990038257A (ko) | 1997-11-04 | 1997-11-04 | 메모리 소자의 오류 테스트 회로 |
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KR (1) | KR19990038257A (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100471006B1 (ko) * | 2002-07-24 | 2005-03-10 | 삼성전자주식회사 | 고속 데이터 출력 소자의 지터 측정 장치 및 토탈 지터측정방법 |
-
1997
- 1997-11-04 KR KR1019970057916A patent/KR19990038257A/ko not_active Application Discontinuation
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100471006B1 (ko) * | 2002-07-24 | 2005-03-10 | 삼성전자주식회사 | 고속 데이터 출력 소자의 지터 측정 장치 및 토탈 지터측정방법 |
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