KR19990035457A - High-performance MOS transistor manufacturing method with channel doping profile to improve short channel effect - Google Patents
High-performance MOS transistor manufacturing method with channel doping profile to improve short channel effect Download PDFInfo
- Publication number
- KR19990035457A KR19990035457A KR1019970057259A KR19970057259A KR19990035457A KR 19990035457 A KR19990035457 A KR 19990035457A KR 1019970057259 A KR1019970057259 A KR 1019970057259A KR 19970057259 A KR19970057259 A KR 19970057259A KR 19990035457 A KR19990035457 A KR 19990035457A
- Authority
- KR
- South Korea
- Prior art keywords
- ion implantation
- channel
- heat treatment
- mos transistor
- implantation process
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 230000000694 effects Effects 0.000 title abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 89
- 238000005468 ion implantation Methods 0.000 claims abstract description 70
- 238000010438 heat treatment Methods 0.000 claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000002265 prevention Effects 0.000 claims description 15
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 8
- 239000012535 impurity Substances 0.000 description 19
- 150000002500 ions Chemical class 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- -1 boron ions Chemical class 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 짧은 채널 효과를 개선시키기 위한 채널 도우핑 프로파일을 갖는 고성능 모스 트랜지스터의 제조방법을 개시한다. 이 방법은 수백KeV 이상의 높은 에너지로 이온주입되는 웰 이온주입 공정을 실시한 후에 제1 열처리 공정을 실시하여 웰 이온주입 공정시 반도체기판에 가해진 이온주입 손상을 치유한다. 그리고, 제1 열처리된 결과물의 표면에 문턱전압을 조절하기 위한 채널 이온주입 공정을 실시한 후에 제2 열처리 공정을 실시함으로써, 채널 표면에 피크농도를 갖는 채널 도우핑 프로파일을 형성할 수 있다. 이에 따라, 짧은채널 효과를 개선시킬 수 있는 고성능 모스 트랜지스터를 구현할 수 있다.The present invention discloses a method of fabricating a high performance MOS transistor having a channel doping profile to improve short channel effects. In this method, after performing a well ion implantation process in which ion is implanted with high energy of several hundred KeV or more, the first heat treatment process is performed to heal ion implantation damage applied to the semiconductor substrate during the well ion implantation process. In addition, a channel doping profile having a peak concentration may be formed on the channel surface by performing a second heat treatment process after performing a channel ion implantation process for adjusting a threshold voltage on the surface of the first heat-treated resultant. Accordingly, a high performance MOS transistor capable of improving short channel effects can be implemented.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 짧은 채널 효과를 개선시키기 위한 채널도우핑 프로파일을 갖는 고성능 모스 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a high performance MOS transistor having a channel doping profile for improving the short channel effect.
반도체소자의 집적도가 증가함에따라 모스 트랜지스터의 채널길이가 0.5㎛ 이하로 짧아지고 있다. 짧은 채널을 갖는 모스 트랜지스터의 전기적인 특성에 영향을 주는 인자로는 게이트 절연막의 두께, 채널의 도우핑 프로파일, 소오스/드레인의 접합깊이 및 소오스/드레인의 구조 등을 들 수 있다. 특히, 채널의 도우핑 프로파일은 짧은 채널을 갖는 모스 트랜지스터의 특성과 매우 밀접한 관계를 가지므로 이에 대한 연구가 활발해지고 있다. 짧은 채널을 갖는 모스 트랜지스터에 적합한 채널 도우핑 프로파일은 가능한 채널 표면에 불순물 농도의 피크가 위치하도록 조절하는 것이 바람직하다. 이와 같이, 채널 표면에 불순물 농도의 피크가 위치하도록 조절하기 위해서는 반도체소자를 제조하기 위한 전체적인 열공정을 가능한 낮은 온도에서 실시하거나 열공정 시간을 감소시키는 것이 바람직하다. 이는, 불순물로 도우핑된 소오스/드레인 영역의 접합 깊이 및 채널의 도우핑 농도가 후속 열공정에 의해 계속 변화하는 경우에 모스 트랜지스터의 특성이 변화하여 반도체소자의 전기적인 특성에 영향을 주기 때문이다. 따라서 최근에, 웰 이온주입 공정 및 채널 이온주입 공정을 모두 실시한 후에 한 번의 열공정으로 웰 이온주입 공정 및 채널 이온주입 공정시 주입된 불순물을 확산시키는 기술이 점차 널리 사용되고 있다.As the integration degree of the semiconductor device increases, the channel length of the MOS transistor is shortened to 0.5 μm or less. Factors affecting the electrical characteristics of the MOS transistor having a short channel include the thickness of the gate insulating layer, the doping profile of the channel, the junction depth of the source / drain, and the structure of the source / drain. In particular, the doping profile of the channel has a very close relationship with the characteristics of the MOS transistor having a short channel has been actively studied. Suitable channel doping profiles for MOS transistors with short channels are preferably adjusted so that peaks of impurity concentrations are located on the channel surface where possible. As such, in order to adjust the concentration of the impurity concentration on the surface of the channel, it is desirable to perform the entire thermal process for manufacturing the semiconductor device at a low temperature or reduce the thermal process time. This is because when the junction depth of the source / drain regions doped with impurities and the doping concentration of the channel are continuously changed by subsequent thermal processes, the characteristics of the MOS transistor are changed to affect the electrical characteristics of the semiconductor device. . Therefore, in recent years, a technique for diffusing impurities implanted during the well ion implantation process and the channel ion implantation process in one thermal process after performing both the well ion implantation process and the channel ion implantation process has been increasingly used.
도 1은 종래의 짧은 채널을 갖는 모스 트랜지스터를 제조하는 방법을 설명하기 위한 공정순서도이다. 종래의 모스 트랜지스터 제조방법은 먼저, 반도체기판의 소정영역 상에 소정의 간격을 유지하는 복수의 소자분리막을 형성하고, 상기 소자분리막이 형성된 결과물의 소정영역에 웰 이온주입 공정을 실시한다(1). 이때, 상기 웰 이온주입 공정은 수백 KeV 또는 1MeV 정도의 높은 에너지로 실시하므로 반도체기판에 이온주입 손상이 가해진다. 다음에, 상기 웰 이온주입 공정이 실시된 결과물의 소정영역, 즉 서로 이웃한 소자분리막 사이의 활성영역에 펀치쓰루 방지(anti-punchthrough)용 이온주입 공정 및 트랜지스터의 문턱전압을 조절하기 위한 채널 이온주입 공정을 실시한다(3, 5). 이때, 상기 문턱전압 조절용 채널 이온주입 공정은 펀치쓰루 방지용 이온주입 공정에 비하여 낮은 에너지로 실시한다. 이어서, 상기 웰 이온주입, 펀치쓰루 방지용 이온주입 공정 및 채널 이온주입 공정이 실시된 결과물을 소정의 온도에서 급속열처리하여 이온주입된 불순물을 확산시킴으로써, 웰 영역 및 소정의 도우핑 프로파일을 갖는 채널영역을 형성한다(7). 여기서, 상기 급속열처리 공정은 약 900℃의 온도 및 질소 분위기에서 60초 동안 실시한다. 이에 따라, 상기 웰 이온주입시 반도체기판에 가해진 손상에 의하여 반도체기판에 주입된 불순물, 즉 펀치쓰루 방지용 이온주입 공정 및 채널 이온주입 공정 단계에서 반도체기판에 주입된 불순물의 확산이 매우 활발히 이루어진다. 계속해서, 상기 급속 열처리 공정이 완료된 결과물의 채널영역 상에 대략 850℃ 내지 900℃ 정도의 온도에서 게이트 산화막, 즉 열산화막을 형성한다(9). 상술한 종래의 기술에 따라 모스 트랜지스터를 제작하면, 채널 영역 표면에서 낮은 불순물 농도를 보인다. 이는, 웰 이온주입 공정시 반도체기판에 가해진 이온주입 손상에 기인하여 채널이온주입 공정시 반도체기판 표면 근처에 주입된 불순물들이 채널 영역 표면으로부터 반도체기판의 벌크 방향으로 쉽게 확산되기 때문이다. 따라서, 채널 영역의 표면 근처에서 낮은 불순물 농도를 보이므로 모스 트랜지스터의 짧은채널 효과를 개선시키기가 어렵다. 이에 대한 자세한 설명은 본 발명의 실시예에서 도 3을 참조하여 하기로 한다.1 is a process flowchart illustrating a conventional method for manufacturing a MOS transistor having a short channel. In the conventional method of manufacturing a MOS transistor, first, a plurality of device isolation films are formed on a predetermined region of a semiconductor substrate, and a well ion implantation process is performed on a predetermined region of the resultant device on which the device isolation film is formed (1). . At this time, since the well ion implantation process is performed at a high energy of about several hundred KeV or 1MeV, ion implantation damage is applied to the semiconductor substrate. Next, an ion implantation process for anti-punchthrough and a channel ion for controlling the threshold voltage of the transistor in a predetermined region of the resultant of the well ion implantation process, that is, an active region between adjacent device isolation layers. An injection process is performed (3, 5). At this time, the threshold voltage adjustment channel ion implantation process is performed with a lower energy than the punch-through prevention ion implantation process. Subsequently, the resultant of the well ion implantation, the punch-through prevention ion implantation process, and the channel ion implantation process are rapidly heat-treated at a predetermined temperature to diffuse the ion implanted impurities, thereby forming a well region and a channel region having a predetermined doping profile. (7). Here, the rapid heat treatment process is carried out for 60 seconds at a temperature of about 900 ℃ and nitrogen atmosphere. Accordingly, the impurities implanted in the semiconductor substrate due to the damage to the semiconductor substrate during the well ion implantation, that is, the diffusion of the impurities implanted into the semiconductor substrate during the punch-through prevention ion implantation step and the channel ion implantation step are very actively performed. Subsequently, a gate oxide film, that is, a thermal oxide film, is formed at a temperature of about 850 ° C to 900 ° C on the channel region of the resultant product after the rapid heat treatment process (9). When the MOS transistor is manufactured according to the conventional technique described above, a low impurity concentration is displayed on the surface of the channel region. This is because impurities implanted near the surface of the semiconductor substrate during the channel ion implantation process are easily diffused from the channel region surface in the bulk direction of the semiconductor substrate due to ion implantation damage applied to the semiconductor substrate during the well ion implantation process. Therefore, since the impurity concentration is low near the surface of the channel region, it is difficult to improve the short channel effect of the MOS transistor. A detailed description thereof will be made with reference to FIG. 3 in the embodiment of the present invention.
본 발명의 목적은 웰 이온주입 공정시 반도체기판에 가해지는 이온주입 손상을 채널이온주입 공정 전에 치유하여 채널 도우핑 프로파일의 피크점이 채널 영역의 표면 근처에 형성되도록 함으로써, 짧은채널 효과를 개선시킬 수 있는 고성능 모스 트랜지스터의 제조방법을 제공하는 데 있다.An object of the present invention is to heal the ion implantation damage applied to the semiconductor substrate during the well ion implantation process before the channel ion implantation process so that the peak point of the channel doping profile is formed near the surface of the channel region, thereby improving the short channel effect. The present invention provides a method of manufacturing a high performance MOS transistor.
도 1은 종래의 모스 트랜지스터의 제조방법을 설명하기 위한 공정순서도이다.1 is a process flowchart illustrating a conventional method of manufacturing a MOS transistor.
도 2는 본 발명에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 공정순서도이다.2 is a flowchart illustrating a method of manufacturing a MOS transistor according to the present invention.
도 3은 종래 및 본 발명에 따라 제작된 모스 트랜지스터의 채널 도우핑 프로파일을 도시한 그래프이다.3 is a graph illustrating channel doping profiles of MOS transistors manufactured according to the related art and the present invention.
상기 목적을 달성하기 위하여 본 발명은 반도체기판의 소정영역에 웰 이온주입 공정을 실시하는 단계와, 상기 웰 이온주입 공정이 실시된 결과물을 제1 열처리하는 단계와, 상기 제1 열처리된 결과물의 소정영역 표면에 채널 이온주입 공정을 실시하는 단계와, 상기 채널 이온주입 공정이 실시된 결과물을 제2 열처리하는 단계와, 상기 제2 열처리된 결과물의 표면에 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention includes the steps of performing a well ion implantation process on a predetermined region of a semiconductor substrate, a first heat treatment of the resultant product subjected to the well ion implantation process, and a predetermined first heat treated resultant product. Performing a channel ion implantation process on the surface of the region, performing a second heat treatment on the resultant product subjected to the channel ion implantation process, and forming a gate insulating film on the surface of the second heat treated resultant; It is done.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 고성능 모스 트랜지스터의 제조방법을 설명하기 위한 공정순서도이다. 여기서 설명되는 모스 트랜지스터의 제조방법은 N채널 모스 트랜지스터를 예로 하였으나, P채널 모스 트랜지스터에도 적용이 가능하다.2 is a flowchart illustrating a method of manufacturing a high performance MOS transistor according to the present invention. The manufacturing method of the MOS transistor described here is taken as an N-channel MOS transistor, but can also be applied to the P-channel MOS transistor.
도 2를 참조하면, 본 발명에 따른 고성능 모스 트랜지스터의 제조방법은 반도체기판의 소정영역에 통상의 방법으로 소자분리막을 형성한 후에, 상기 반도체기판에 P형의 불순물, 예컨대 붕소(B) 이온을 약 500KeV의 에너지로 이온주입하는 웰 이온주입 공정을 실시한다(11). 여기서, 상기 웰 이온주입 공정은 반도체소자의 특성, 예컨대 래치업 특성을 개선시키기 위한 리트로그레이드 웰을 형성하기 위하여 대략 1MeV의 높은 에너지로 실시할 수도 있다. 상기 웰 이온주입 공정(11)을 실시하면, 수백 KeV 또는 1MeV와 같은 높은 이온주입 에너지에 의하여 반도체기판에 이온주입 손상, 즉 결정결함이 생성된다. 이온주입에 기인하여 반도체기판에 생성되는 결정결함은 이온주입 에너지가 높을수록 그 밀도가 증가한다. 이러한 결정결함은 후속 열처리 공정시 이온주입된 불순물의 확산을 매우 용이하게 하여 불순물 농도의 분포를 제어하기 어렵게 만든다. 따라서, 매우 정밀한 불순물 농도의 프로파일을 형성하기 위해서는 결정결함을 제거하여야 한다. 다음에, 상기 웰 이온주입 공정이 실시된 결과물의 활성영역, 즉 서로 이웃한 소자분리막 사이의 반도체기판에 붕소 이온을 주입하는 펀치쓰루 방지용 이온주입 공정을 실시한다(15). 이때, 펀치쓰루 방지용 이온주입 공정은 활성영역 전체 또는 활성영역의 소정영역, 즉 채널 영역에만 선택적으로 실시할 수도 있다. 그리고, 상기 펀치쓰루 방지용 이온주입 공정은 필요에 따라 생략할 수도 있다. 채널영역에만 펀치쓰루 방지용 이온주입 공정을 선택적으로 실시하는 이유는 모스 트랜지스터의 소오스/드레인 영역의 기생 커패시턴스가 증가되는 현상을 방지하기 위함이다. 이어서, 상기 펀치쓰루 방지용 이온주입 공정이 완료된 결과물을 제1 열처리하여 상기 웰 이온주입 공정시 반도체기판에 가해진 손상, 즉 이온주입에 기인한 결정결함을 치유한다(13). 여기서, 상기 제1 열처리 공정(13) 및 상기 펀치쓰루 방지용 이온주입 공정(15)을 진행하는 순서는 서로 바꾸어 실시할 수도 있다. 예를 들어, 상기 웰 이온주입 공정(11)이 실시된 결과물을 제1 열처리(13)한 후에 펀치쓰루 방지용 이온주입 공정(15)을 실시할 수도 있다. 상기 제1 열처리 공정은 로(furnace)를 사용하여 질소 분위기 및 700℃ 내지 900℃의 온도에서 실시하거나 급속 열처리 공정으로 실시한다. 상기 급속 열처리 공정은 질소 분위기 및 800℃ 내지 1000℃의 온도에서 30초 내지 1분동안 실시하는 것이 바람직하다.Referring to FIG. 2, in the method of manufacturing a high performance MOS transistor according to the present invention, after forming an isolation layer in a predetermined region of a semiconductor substrate by a conventional method, P-type impurities such as boron (B) ions are applied to the semiconductor substrate. A well ion implantation step of ion implanting with energy of about 500 KeV is performed (11). The well ion implantation process may be performed at a high energy of approximately 1 MeV to form a retrode well for improving the characteristics of the semiconductor device, for example, the latch-up characteristic. When the well ion implantation process 11 is performed, ion implantation damage, that is, crystal defects, is generated on the semiconductor substrate by high ion implantation energy such as several hundred KeV or 1MeV. The crystal defects generated in the semiconductor substrate due to ion implantation increase in density as the ion implantation energy increases. These crystal defects make it very easy to diffuse the implanted impurities in the subsequent heat treatment process, making it difficult to control the distribution of impurity concentrations. Therefore, crystal defects must be removed to form a very precise impurity concentration profile. Next, a punchthrough prevention ion implantation process of implanting boron ions into an active region of the resultant of the well ion implantation process, that is, a semiconductor device between adjacent device isolation layers is performed (15). In this case, the punch-through prevention ion implantation process may be selectively performed in the entire active region or only a predetermined region of the active region, that is, a channel region. The punch-through prevention ion implantation step may be omitted as necessary. The reason why the punch-through prevention ion implantation process is selectively performed only in the channel region is to prevent the parasitic capacitance of the source / drain regions of the MOS transistor from increasing. Subsequently, after the punch-through prevention ion implantation process is completed, the first heat treatment is performed to heal the damage applied to the semiconductor substrate during the well ion implantation process, that is, the crystal defect due to the ion implantation (13). In this case, the first heat treatment step 13 and the punch-through prevention ion implantation step 15 may be performed in reverse order. For example, the punch-through prevention ion implantation process 15 may be performed after the first heat treatment 13 is performed on the resultant of the well ion implantation process 11. The first heat treatment process is carried out in a nitrogen atmosphere and a temperature of 700 ℃ to 900 ℃ using a furnace (furnace) or by a rapid heat treatment process. The rapid heat treatment process is preferably carried out for 30 seconds to 1 minute in a nitrogen atmosphere and a temperature of 800 ℃ to 1000 ℃.
계속해서, 상기 제1 열처리 공정이 완료된 결과물 또는 펀치쓰루 방지용 이온주입 공정이 완료된 결과물의 소정영역 표면에 모스 트랜지스터의 문턱전압을 조절하기 위한 채널 이온주입 공정을 실시한다(17). 상기 채널 이온주입 공정은 짧은 채널 효과를 개선시키기 위하여 불순물이 채널 영역의 표면 근처에 이온주입 되도록 낮은 에너지, 예컨대 20KeV 이하의 에너지로 실시하는 것이 바람직하다. 다음에, 상기 채널이온주입 공정(17)이 실시된 결과물을 제2 열처리하여 채널이온주입 공정에 의해 주입된 불순물을 활성화시킨다(19). 이때, 상기 채널이온주입 공정에 의해 주입된 불순물들은 상기 제1 열처리 공정(13)에 의해 이미 결정결함이 치유된 반도체기판 내에서 확산된다. 따라서, 채널 이온주입 공정에 의해 주입된 불순물들이 채널 영역의 표면 근처에서 확산되도록 조절하는 것이 용이하다. 이어서, 상기 제2 열처리된 결과물의 반도체기판 상에 게이트 산화막을 형성한다(21).Subsequently, a channel ion implantation process for adjusting the threshold voltage of the MOS transistor is performed on the surface of a predetermined region of the resultant product of which the first heat treatment process is completed or of the resultant punch-through prevention ion implantation process (17). The channel ion implantation process is preferably carried out at low energy, such as energy of 20 KeV or less, so that impurities are implanted near the surface of the channel region in order to improve the short channel effect. Next, a second heat treatment of the resultant of the channel ion implantation process 17 is performed to activate impurities implanted by the channel ion implantation process (19). In this case, impurities implanted by the channel ion implantation process are diffused in the semiconductor substrate which has already been cured by the first heat treatment process 13. Therefore, it is easy to control the impurities implanted by the channel ion implantation process to diffuse near the surface of the channel region. Subsequently, a gate oxide film is formed on the semiconductor substrate of the second heat-treated resultant (21).
상술한 본 발명에 따라 제작된 모스 트랜지스터의 채널 도우핑 프로파일이 종래의 기술에 따라 제작된 모스 트랜지스터의 채널 도우핑 프로파일과 함께 도 3에 도시되었다. 여기서, 가로축은 채널 영역의 표면으로부터 반도체기판의 벌크영역을 향하는 깊이를 나타내고, 세로축은 각각의 깊이에 따른 불순물 농도를 나타낸다. 종래의 모스 트랜지스터는 도 1에서 설명한 바와 같이 웰 이온주입 공정, 펀치쓰루 방지용 이온주입 공정, 및 채널 이온주입 공정이 실시된 결과물에 한 번의 급속 열처리 공정을 실시하였고, 본 발명에 따른 모스 트랜지스터는 도 2에서 설명한 바와 같이 펀치쓰루 방지용 이온주입 공정 전 및 게이트 산화막 형성공정 전에 각각 제1 열처리 공정 및 제2 열처리 공정을 실시하였다. 그리고, 종래의 모스 트랜지스터 및 본 발명의 모스 트랜지스터를 제조하는 데 있어서, 웰 이온주입 공정은 P형의 반도체기판에 붕소 이온을 500KeV의 에너지와 3.0×1013ion atoms/㎠의 도우즈로 주입하였고, 펀치쓰루 방지용 이온주입 공정은 붕소 이온을 70KeV의 에너지와 6.0×1012ion atoms/㎠의 도우즈로 주입하였고, 채널이온주입 공정은 붕소 이온을 20KeV의 에너지와 5.0×1012ion atoms/㎠의 도우즈로 주입하였고, 게이트 산화막 형성공정은 850℃의 온도에서 50분 동안 실시하였다. 또한, 본 발명에 따른 제1 열처리 공정은 질소 분위기 및 850℃의 온도에서 60분 동안 로(furnace) 내에서 실시하였으며, 제2 열처리 공정은 질소 분위기 및 900℃의 온도에서 60초 동안 급속 열처리 방법으로 실시하였다. 그리고, 종래의 모스 트랜지스터를 제작하기 위한 급속 열처리 공정은 상기 본 발명의 제2 열처리 공정과 동일한 조건으로 실시하였다. 도 3에 있어서, 참조부호 a로 표시한 곡선은 본 발명에 따라 제작된 모스 트랜지스터의 채널 도우핑 프로파일을 나타내고, 참조부호 b로 표시한 곡선은 종래 기술에 따라 제작된 모스 트랜지스터의 채널 도우핑 프로파일을 나타낸다.The channel doping profile of the MOS transistor fabricated according to the present invention described above is shown in FIG. 3 along with the channel doping profile of the MOS transistor fabricated according to the prior art. Here, the horizontal axis represents the depth from the surface of the channel region toward the bulk region of the semiconductor substrate, and the vertical axis represents the impurity concentration according to each depth. In the conventional MOS transistor, as described with reference to FIG. 1, one rapid heat treatment process was performed on the result of the well ion implantation process, the punch-through prevention ion implantation process, and the channel ion implantation process. As described above, the first heat treatment step and the second heat treatment step were performed before the punch-through prevention ion implantation step and before the gate oxide film formation step, respectively. In the manufacturing of the conventional MOS transistor and the MOS transistor of the present invention, the well ion implantation process involves implanting boron ions into a P-type semiconductor substrate with energy of 500 KeV and dose of 3.0 × 10 13 ion atoms / cm 2. , punch-through prevention ion implantation process was implanting boron ions with a dose of 70KeV of energy and 6.0 × 10 12 ion atoms / ㎠ , channel ion implantation process is energy and a 5.0 × 10 of 20KeV, boron ions 12 ion atoms / ㎠ And a gate oxide film forming process were performed at a temperature of 850 ° C. for 50 minutes. In addition, the first heat treatment process according to the present invention was carried out in a furnace (furnace) for 60 minutes in a nitrogen atmosphere and a temperature of 850 ℃, the second heat treatment process for 60 seconds in a nitrogen atmosphere and a temperature of 900 ℃ Was carried out. The rapid heat treatment step for fabricating the conventional MOS transistor was performed under the same conditions as the second heat treatment step of the present invention. In Fig. 3, a curve denoted by reference symbol a represents a channel doping profile of a MOS transistor fabricated according to the present invention, and a curve denoted by symbol b denotes a channel doping profile of a MOS transistor fabricated according to the prior art. Indicates.
도 3에 도시된 바와 같이 종래기술에 따른 모스 트랜지스터의 채널 도우핑 프로파일(b)은 채널 영역의 표면으로부터 약 0.1㎛의 깊이에서 약 4.0×1017/㎤의 피크 농도를 보이는 데 반하여, 본 발명에 따른 모스 트랜지스터의 채널 도우핑 프로파일(a)은 채널 표면에서 약 3.5×1017/㎤의 피크 농도를 보였다. 이로부터 본 발명에 따른 모스 트랜지스터가 종래의 모스 트랜지스터에 비하여 짧은 채널 효과를 억제시킬 수 있는 도우핑 프로파일을 가짐을 알 수 있다.As shown in FIG. 3, the channel doping profile b of the MOS transistor according to the related art shows a peak concentration of about 4.0 × 10 17 / cm 3 at a depth of about 0.1 μm from the surface of the channel region. The channel doping profile (a) of the MOS transistor according to shows a peak concentration of about 3.5 × 10 17 / cm 3 at the channel surface. From this, it can be seen that the MOS transistor according to the present invention has a doping profile capable of suppressing a short channel effect as compared to the conventional MOS transistor.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.The present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art.
상술한 바와 같이 본 발명에 따르면, 수백KeV 이상의 높은 에너지로 주입되는 웰 이온주입 공정 및 모스 트랜지스터의 문턱전압을 조절하기 위한 채널 이온주입 공정 사이에 제1 열처리 공정을 실시함으로써, 짧은채널 효과를 개선시킬 수 있는 채널 도우핑 프로파일을 얻을 수 있다.As described above, according to the present invention, a short channel effect is improved by performing a first heat treatment process between a well ion implantation process implanted with high energy of several hundred KeV or more and a channel ion implantation process for adjusting the threshold voltage of the MOS transistor. A channel doping profile can be obtained.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970057259A KR100468695B1 (en) | 1997-10-31 | 1997-10-31 | Method for fabricting high performance MOS transistor having channel doping profile to improve short channel effect |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970057259A KR100468695B1 (en) | 1997-10-31 | 1997-10-31 | Method for fabricting high performance MOS transistor having channel doping profile to improve short channel effect |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990035457A true KR19990035457A (en) | 1999-05-15 |
| KR100468695B1 KR100468695B1 (en) | 2005-03-16 |
Family
ID=37224183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970057259A KR100468695B1 (en) | 1997-10-31 | 1997-10-31 | Method for fabricting high performance MOS transistor having channel doping profile to improve short channel effect |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100468695B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429556B1 (en) * | 2002-09-17 | 2004-05-03 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device improved channel property |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161978A (en) * | 1993-12-07 | 1995-06-23 | Sony Corp | Buried channel mos transistor and its manufacture |
| JPH08241986A (en) * | 1994-12-08 | 1996-09-17 | Siemens Ag | Method for reducing abnormal narrow-channel effect in p-typemosfet having buried-channel bounded by trench |
| KR19990010040A (en) * | 1997-07-14 | 1999-02-05 | 문정환 | MOS device manufacturing method |
-
1997
- 1997-10-31 KR KR1019970057259A patent/KR100468695B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429556B1 (en) * | 2002-09-17 | 2004-05-03 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device improved channel property |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100468695B1 (en) | 2005-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6667200B2 (en) | Method for forming transistor of semiconductor device | |
| KR100305623B1 (en) | Fabrication method of semiconductor device using ion implantation | |
| US6194259B1 (en) | Forming retrograde channel profile and shallow LLDD/S-D extensions using nitrogen implants | |
| US5970353A (en) | Reduced channel length lightly doped drain transistor using a sub-amorphous large tilt angle implant to provide enhanced lateral diffusion | |
| KR100588786B1 (en) | Fabricating method of semiconductor device | |
| KR20000069811A (en) | Well boosting threshold voltage rollup | |
| JPH0536917A (en) | Manufacture of complementary semiconductor device | |
| KR0144020B1 (en) | Method of junction forming | |
| US6080630A (en) | Method for forming a MOS device with self-compensating VT -implants | |
| JPH11102919A (en) | Manufacture of dmos transistor | |
| US5786252A (en) | Method of manufacturing a semiconductor device, and semiconductor device manufactured by such a method | |
| US5801078A (en) | Method for manufacturing diffused channel insulated gate effect transistor | |
| US7157357B2 (en) | Methods of forming halo regions in NMOS transistors | |
| KR100468695B1 (en) | Method for fabricting high performance MOS transistor having channel doping profile to improve short channel effect | |
| KR100429556B1 (en) | Method for fabricating semiconductor device improved channel property | |
| US20040266149A1 (en) | Method of manufacturing semiconductor device | |
| KR100334965B1 (en) | Formation method of device of mos field effect transistor | |
| JPH0818047A (en) | Misfet and its manufacturing method | |
| KR100806139B1 (en) | Method for manufacturing semiconductor device using plasma doping | |
| KR100322889B1 (en) | Method for manufacturing a semiconductor device | |
| JPH0722623A (en) | Manufacture of semiconductor device | |
| KR100531120B1 (en) | Fabricating method of semiconductor device | |
| KR100588785B1 (en) | Method For Manufacturing Semiconductor Devices | |
| KR100600253B1 (en) | Method For Manufacturing Semiconductor Devices | |
| KR0172523B1 (en) | Method of fabricating semiconductor device well |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |