KR19990031462A - 시스템 오류 발생시에도 동작 가능한 에러 로깅 회로 - Google Patents

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Abstract

본 발명은 시스템 행업 또는 I/O 에러 등의 오류에 의해 시스템의 주 프로세서가 정상적으로 동작하지 않는 경우에도 각 시스템의 상태 및 에러 정보를 저장, 분석이 가능하도록 하는 기술을 제공하는 것을 목적으로 삼는다.
본 발명은, I2C 버스 제어와 메모리 판독을 수행하는 마스터 장치인 마이크로 제어기; 상기 I2C 버스에 연결되어 시스템의 각종 상태정보들을 모니터링하고, 모니터링하는 신호의 상태 변화가 있는 경우 인터럽트가 구동되어 상기 마이크로 제어기로 알려주는 다수의 8 비트 원격 I/O 확장기; 상기 확장기의 포트에서 읽혀진 시스템의 상태 및 에러정보를 상기 마이크로 제어기가 판독하여 이를 저장하기 위한 장소로 사용되는 배터리 백업 SRAM; 전원 오프시에도 상기 SRAM의 데이터를 유지하기 위한 배터리; 어드레스 버퍼; 데이터 버퍼; 및 상기 마이크로 제어기의 /RD, /WR 신호를 받아 버퍼 제어신호를 생성하는 앤드게이트를 포함하여 이루어지는 것이 특징이다.
본 발명은, 시스템의 상태 변화를 신속히 파악할 수 있고, 시스템의 신뢰성 및 진단능력의 향상을 가져오고, 시스템의 메인프로세서가 정상동작이 안되어도 각 시스템의 상태 및 에러 정보를 저당, 분석가능하다는 장점이 있다.

Description

시스템 오류 발생시에도 동작 가능한 에러 로깅 회로
본 발명은 시스템 행업 시에도 신호 상태 및 에러 상태를 로그할 수 있도록 하여 에러의 원인 분석이 가능토록 하는 에러 로깅 회로에 관한 것이다.
시스템의 에러를 분석하기 위한 종래의 기술에 대해 간단히 설명하면 다음과 같다.
종래에는 시스템의 에러를 분석하기 위해 로직 분석기를 사용하여 각 필요한 신호들을 프로빙(Probing)하거나 시스템 버스 특성에 맞는 버스 분석기 보드를 시스템에 장착, 각 버스의 신호 상태를 파악하여 에러를 분석하였다.
이와 관련하여, 종래의 기술을 상세하게 설명하면 다음과 같다.
상기의 로직 분석기로 분석시 많은 신호를 프로빙(Probing)하기가 어려우며, 개발 단계에서 로직 분석기를 이용하여 신호 및 기타 에러를 분석하는 방법이 있으나 이 방법은 항상 로직 분석기를 연결한 후 보드의 동작을 체크하는 번거로움이 있어서, 사이트 등에 설치된 시스템에 적용하기가 거의 불가능하였고, 시스템에 보드를 장착하여 사용할 때에 로직 분석기를 연결하기가 어렵고, 또한 시스템 행업 시에는 시스템의 I/O가 정상적으로 동작하지 않으므로 모니터 및 키워드 입력 작업으로 에러를 체크하는 방법이 불가능하였고, 버스 분석기 보드를 사용하는 경우 에러를 대비해 시스템에 항상 버스 분석기 보드를 장착해야 하므로 번거로울 뿐 아니라, 고가의 분석기를 사용함으로써 비용이 많이 들고 버스 신호 이외의 상태 정보들을 모니터링할 수 있는 방법이 전혀 없다는 단점을 가지고 있었다.
본 발명은 상기와 같은 종래 기술의 단점을 개선하기 위하여 안출된 것으로서, I2C 버스 제어와 메모리 판독이 가능한 마이크로 컨트롤러와 I2C 버스에 연결된 I/O 확장기를 사용하여 모든 시스템의 상태와 에러 정보들을 모니터링하고 이 상태 정보 중 어느 하나라도 변하면 마이크로 컨트롤러로 인터럽트를 보내 마이크로 컨트롤러로 하여금 변화된 상태 정보들을 I2C 버스를 통해 판독하여 전지 백업 SRAM에 저장하도록 하는 기능을 제공함으로써 시스템의 일반적인 문제가 아닌 시스템 행업 및 다른 에러로 인해 키워드 입력 등 시스템의 I/O 오류 및 다른 동작 오류 시에도 항상 시스템을 모니터링할 수 있도록 하고 이를 저장하고 분석하여 에러의 원인 및 시스템의 상태를 올바로 분석, 시스템의 안정성을 확보하고 진단 능력을 향상시키는 것을 목적으로 한다.
도 1은 본 발명의 에러 로깅 회로도
도 2는 도 1의 상세도
<도면의 주요부분에 대한 부호의 설명>
U1 : 마이크로 컨트롤러
U2 : 데이타 버퍼
U3 : 어드레스 버퍼
U4 : 어드레스 버퍼
U5 : SRAM
U6,U7,U8 : I/O 확장기
U9 : 앤드 게이트
상기한 목적을 달성하기 위한 본 발명은, I2C 버스 제어와 메모리 판독을 수행하는 마스터 장치인 마이크로 제어기; 상기 I2C 버스에 연결되어 시스템의 각종 상태정보들을 모니터링하고, 모니터링하는 신호의 상태 변화가 있는 경우 인터럽트가 구동되어 상기 마이크로 제어기로 알려주는 다수의 8 비트 원격 I/O 확장기; 상기 확장기의 포트에서 읽혀진 시스템의 상태 및 에러정보를 상기 마이크로 제어기가 판독하여 이를 저장하기 위한 장소로 사용되는 배터리 백업 SRAM; 전원 오프시에도 상기 SRAM의 데이터를 유지하기 위한 배터리; 어드레스 버퍼; 데이터 버퍼; 및 상기 마이크로 제어기의 /RD, /WR 신호를 받아 버퍼 제어신호를 생성하는 앤드게이트를 포함하여 이루어지는 것이 특징이다.
상기와 같은 목적을 달성하기 위한 본 발명의 일 실시 예를 첨부된 도면에 의하여 간단히 설명하면 다음과 같다. 도 1은 본 발명에 의한 에러 로깅 회로의 구성도를 나타내고, 도 2는 이의 상세도이다.
도 1에 나타난 바와 같이 본 발명은 I2C 버스를 제어하고 메모리 판독이 가능한 87C652 마이크로 제어기(U1);와
포트의 값이 변경될 때마다 인터럽트 신호를 발생시켜 시스템 상태와 에러 정보들을 모니터링이 가능하게 하고 I2C 버스에 연결되어 I/O 포트로 들어오는 병렬 데이터를 직렬 데이터로 변환 시켜주는 PCF8574 I/O 확장기(U6,U7,U8);
그리고, PCF8574 I/O 확장기(U6,U7,U8)의 포트에서 읽혀진 시스템의 상태 및 에러 정보를 저장하기 위한 장소로 사용되는 정적 RAM(U5);
파워 오프 시에도 SRAM(U5)의 데이터를 유지하기 위한 배터리(B1);
어드레스 버퍼로 사용되는 ABT373(U3)와 74CBT3245(U4);와
데이터 버퍼로 사용되는 74CBT3245(U2);
그리고, 87C652 마이크로 제어기(U1)의 /RD, /WR 신호를 받아 버퍼 컨트롤을 생성하는 앤드 게이트(U9)를 포함하여 구성된다.
상기와 같이 이루어지는 본 발명을 도 1을 참조하여 자세하게 설명하면 다음과 같다.
I/O 확장기(일종의 레지스터로 8-비트 신호를 I2C 신호로 컨트롤)는 PCF8574 필립스 칩을 사용하고, 이 칩은 8-비트 포트를 모니터링할 수 있으므로 본 발명에서는 도 1에 나타나 있는 것 같이 I/O 확장기 디바이스(U6,U7,U8)를 여러개 사용하여 모니터링이 필요한 신호들을 I/O 포트에 연결한다.
상기 칩 (U6,U7,U8)의 동작을 살펴보면 내부의 I/O 포트를 통해 8-비트 중 한 개의 비트가 신호 변경이 되면, 칩 내부의 인터럽트 로직을 통해 인터럽트 신호(/I2C_INTR)가 발생되고, 상기의 여러 개의 PCF8574 (U6, U7,U8)로부터 구동되는 인터럽트 라인은 도 1에서와 같이 함께 연결하여 87C652 마이크로 제어기(U1)의 인터럽트 입력으로 연결된다. 또한, 상기의 칩(U6,U7,U8)은 I2C 버스에 연결되어 SCL(직렬 클럭)과 SDA(직렬 데이터)를 87C652 마이크로 제어기(U1)와 주고받는다.
전체적인 로직의 흐름에 대하여 설명하면 다음과 같다.
PCF8574 I/O 확장기 (U6,U7,U8)는 각 시스템의 상태와 에러 정보들을 모니터링하고, 이 상태의 정보 중 어느 하나라도 변경되면 PCF8574 I/O(U6,U7,U8) 칩 내부의 인터럽트 로직을 통해 인터럽트가 발생되어 87C652 마이크로 제어기(U1)에 인터럽트 신호를 보내며, 87C652 마이크로 제어기(U1)는 인터럽트 신호를 감지하고 인터럽트 서비스 루틴에서 I2C 버스를 통해 I/O 포트의 값을 판독 후 87C652 마이크로 제어기(U1)의 외부 메모리 엑세스 로직을 통해 SRAM KM62256CL(U5)의 특정 영역에 기록하게 되는데, 이때 SRAM(U5)은 전지 백업이므로 파워 오프 시에도 기록된 정보를 그대로 보관할 수 있다.
시스템에 치명적인 오류로 인해 시스템 행업 및 I/O 동작이 안돼 시스템을 복구시키기 위해 시스템 리셋을 할 경우 시스템 부팅시 SRAM(U5)의 특정 영역에 기록되어진 상태 정보를 소거시키지 않고 부팅시킨 후 소프트웨어를 이용하여 SRAM(U5)을 다시 판독하고 에러의 상태 및 시스템의 상태 분석이 가능하다.
상기에서 설명한 바와 같이 본 발명은 시스템 행업 및 I/O 에러 등의 오류의 발생으로 시스템 메인 프로세서가 정상적으로 동작하지 않을 경우에도 각 시스템 상태 및 에러 정보를 저장, 분석이 가능하고 시스템의 상태 변화를 신속하게 파악할 수 있으며 시스템의 신뢰성 및 시스템 진단의 향상을 도모할 수 있는 효과가 있다.

Claims (8)

  1. I2C 버스 제어와 메모리 판독을 수행하는 마스터 장치인 마이크로 제어기;
    상기 I2C 버스에 연결되어 시스템의 각종 상태정보들을 모니터링하고, 모니터링하는 신호의 상태 변화가 있는 경우 인터럽트가 구동되어 상기 마이크로 제어기로 알려주는 다수의 8 비트 원격 I/O 확장기;
    상기 확장기의 포트에서 읽혀진 시스템의 상태 및 에러정보를 상기 마이크로 제어기가 판독하여 이를 저장하기 위한 장소로 사용되는 배터리 백업 SRAM;
    전원 오프시에도 상기 SRAM의 데이터를 유지하기 위한 배터리;
    어드레스 버퍼;
    데이터 버퍼; 및
    상기 마이크로 제어기의 /RD, /WR 신호를 받아 버퍼 제어신호를 생성하는 앤드게이트를 포함하여 이루어지는 것이 특징인, 시스템 오류 발생시에도 동작 가능한 에러 로깅 회로.
  2. 제 1 항에 있어서, 상기 I/O 확장기는 포트값이 바뀔 때마다 인터럽트 신호를 발생시켜 시스템 상태와 에러정보들을 모니터링 가능하게 하고, 상기 I2C 버스에 연결되어 I/O포트로 들어오는 병렬 데이터를 직렬데이터로 변환시켜주는 것이 특징인, 시스템 오류 발생시에도 동작 가능한 에러 로깅 회로.
  3. 제 2 항에 있어서, 상기 I/O 확장기는 8 비트 신호를 I2C 신호로 제어하는 레지스터인 것이 특징인, 시스템 오류 발생시에도 동작 가능한 에러 로깅 회로.
  4. 제 3 항에 있어서, 상기 확장기는 8 비트의 포트를 모니터링할 수 있는 것이 특징인, 시스템 오류 발생시에도 동작 가능한 에러 로깅 회로.
  5. 제 4 항에 있어서, 상기 확장기 내부의 I/O 포트를 통해 8 비트 가운데 한 비트의 신호가 변경되면 상기 확장기 내부의 인터럽트 로직을 통해 인터럽트 신호를 발생시키는 것이 특징인, 시스템 오류 발생시에도 동작 가능한 에러 로깅 회로.
  6. 제 5 항에 있어서, 상기 마이크로 제어기는 상기 인터럽트 신호를 감지해서 상기 I2C 버스를 통해 I/O 포트값을 읽어서, 상기 SRAM의 특정영역에 쓰는 것이 특징인, 시스템 오류 발생시에도 동작 가능한 에러 로깅 회로.
  7. 제 6 항에 있어서, 시스템의 오류로 시스템 행 및 I/O 동작이 안돼 시스템을 복구하기 위해 시스템을 리셋하는 경우, 상기 시스템 부팅시 상기 SRAM의 특정 영역에 기록된 상태정보를 지우지 않는 것이 특징인, 시스템 오류 발생시에도 동작 가능한 에러 로깅 회로.
  8. 제 7 항에 있어서, 상기 시스템의 리셋에 의한 부팅시 상기 SRAM을 다시 읽어서 에러 및 시스템의 상태 분석이 가능한 것이 특징인, 시스템 오류 발생시에도 동작 가능한 에러 로깅 회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011106016A1 (en) * 2010-02-26 2011-09-01 Hewlett-Packard Development Company, L.P. Restoring stability to an unstable bus
WO2013162239A1 (en) * 2012-04-27 2013-10-31 Ajinextek Co., Ltd. Smart monitoring apparatus

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07325898A (ja) * 1994-06-02 1995-12-12 Hitachi Ltd 記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011106016A1 (en) * 2010-02-26 2011-09-01 Hewlett-Packard Development Company, L.P. Restoring stability to an unstable bus
GB2485095A (en) * 2010-02-26 2012-05-02 Hewlett Packard Development Co Restoring stability to an unstable bus
US8799545B2 (en) 2010-02-26 2014-08-05 Hewlett-Packard Development Company, L.P. Restoring stability to an unstable bus
WO2013162239A1 (en) * 2012-04-27 2013-10-31 Ajinextek Co., Ltd. Smart monitoring apparatus

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