KR19990027041A - 반도체 패키지 및 그 제조방법 - Google Patents

Abstract

본 발명에 의한 반도체 패키지 및 그 제조방법은 금속패드가 형성된 웨이퍼에 접착성 폴리이미드층을 형성하는 공정과, 상기 반도체칩과 동일한 크기를 가지며 반도체칩의 금속패드와 같은 간격의 구멍을 형성한 금속판을 상기 웨이퍼의 폴리이미드층에 부착하는 공정과, 외부단자를 상기 반도체칩의 금속패드위에 전기적으로 연결하는 공정과, 소잉을 하여 개개의 칩사이즈 패키지로 분리하는 공정과, 상기 칩사이즈 패키지를 감싸는 별도의 리드프레임 형태의 금속리드를 제작하여 솔더 도금하는 공정과, 상기 금속리드를 칩사이즈 패키지의 외부단자와 연결하여 리플로우를 진행하여 전기적으로 연결하는 공정과, 상기 금속리드를 개별적으로 분리하는 트림공정과, 상기 금속리드와 연결된 패키지를 금속리드가 서로 맞닿도록 적층한 후 리플로우를 진행하여 적층패키지를 구성하는 공정의 순으로 진행하므로, 열방출을 위한 별도의 장치가 필요하지 않으며, 리드프레임 형태의 금속리드를 부착하므로 적층이 가능하고, 반도체칩의 금속패드에 외부단자를 부착하므로 제조공정을 단축시키도록 하였다.

Description

반도체 패키지 및 그 제조방법

본 발명은 반도체 패키지에 관한 것으로, 금속판을 이용하여 패키지를 형성하므로 열방출을 위한 별도의 장치가 필요하지 않으며, 리드프레임 형태의 금속리드를 부착하므로 적층이 가능하고, 반도체칩의 금속패드에 외부단자를 부착하므로 제조공정을 단축시키도록 한 반도체 패키지 및 그 제조방법에 관한 것이다.

종래의 기술에 의한 반도체 패키지는 도 1에 도시한 바와 같이, 다수의 칩패드(2)가 형성되어 있는 웨이퍼의 상면에 금속층을 형성한 후 포토 레지스터 패턴 공정과 식각 및 레지스터 제거공정을 수행하여 각 칩패드(2)와 접속되는 금속 배선(4)을 형성하는 공정과, 상기 각 금속 배선위에 솔더 페이스트를 프링팅하고 솔더볼을 마운팅한 후 적외선 리플로우 공정을 수행하여 외부단자(6)를 형성하는 공정과, 상기 웨이퍼를 개개의 반도체칩(1)으로 분리하는 소잉공정과, 그리고 상기 외부단자인 솔더볼(6)의 상면이 드러나도록 상기 반도체칩을 몰딩하는 몰딩공정으로 구성된다. 도면중 미설명 부호 3은 보호막을 나타내고, 5는 몰딩수지를 나타낸다.

종래의 기술에 의한 반도체 패키지의 제조공정을 상술하면 다음과 같다.

먼저 제작공정이 완료된 웨이퍼를 준비한 다음 웨이퍼를 테스트한다. 상기 테스트한 웨이퍼에 금속층을 형성한다. 그런 다음 포토 레지스터를 장착한다. 그런다음 금속층을 식각한다. 그런다음 레지스터를 제거한다. 그런다음 솔더 페이스트 프링팅을 한후, 솔러볼 마운팅을 하며, 리플로우를 한 다음, 솔더 페이스트를 세척한다. 그런 다음 제1몰딩을 하고, 포일 마운팅을 한후, 소잉을 하여 개개의 칩사이즈 패키지로 자른다. 그런 다음 다이본딩을 한후 제2몰딩을 하여 완성한다.

그러나, 종래의 기술에서는 수지몰딩시 반도체칩(1)의 깨짐이 예상되고, 2회의 몰딩으로 공정수가 많아지며, 개개의 반도체 칩으로 분리한 후 최종패키지를 만듬으로 제조공정 및 시간이 많이 소요되는 문제점이 있는 바, 본 발명의 목적은 상기와 같은 문제점을 고려하여 안출한 것으로, 웨이퍼 상태에서 칩사이즈 패키지를 만들어 소잉을 하면 바로 패키지가 되므로 공정을 단순화 시킬 수 있고, 사용된 금속판은 열방출을 용이하게 하는 히트싱크의 역할 및 반도체 칩 보호의 기능을 하며, 반도체칩의 두께에 따라 패키지의 두께를 자유롭게 하는 것이 가능하고, 별도의 리드프레임 형태의 금속리드를 이용하여 적층이 가능하도록 한 반도체 패키지 및 그 제조방법을 제공함에 있다.

도 1은 종래의 기술에 의한 볼그리드 패키지를 나타내는 일부 절결 사시도.

도 2는 본 발명에 의한 반도체 패키지를 나타내는 단면도.

도 3a 내지 도 3f는 본 발명에 의한 반도체 패키지의 제조공정을 순서대로 나타낸 단면도.

도 4a 내지 도 4e는 본 발명에 의한 반도체 패키지의 다른 제조공정을 순서대로 나타낸 단면도.

도 5는 본 발명에 의한 반도체 패키지의 폴리이미드층을 제조하는 공정을 나타내는 평면도.

도 6은 본 발명에 의한 반도체 패키지의 금속판을 부착하는 공정을 나타내는 평면도.

도 7은 본 발명에 의한 반도체 패키지의 외부단자를 형성하는 공정을 나타내는 평면도.

도 8은 본 발명에 의한 반도체 패키지의 소잉 공정을 나타내는 평면도.

도 9는 본 발명에 의한 리드프레임 형태의 금속리드를 나타내는 사시도.

도 10은 본 발명에 의한 칩사이즈 패키지에 금속리드를 연결한 상태를 나타내는 단면도.

도 11은 본 발명에 의한 반도체 패키지를 적층한 상태를 나타내는 단면도.

(도면의 주요부분에 대한 부호의 설명)

20 ; 반도체 칩 21 ; 금속패드

22 ; 폴리이미드층 23 ; 금속판

24 ; 외부단자 25 ; 금속리드

이러한, 본 발명의 목적은 금속패드가 형성된 웨이퍼에 접착성 폴리이미드층을 형성하는 공정과, 상기 반도체칩과 동일한 크기를 가지며 반도체칩의 금속패드와 같은 간격의 구멍을 형성한 금속판을 상기 웨이퍼의 폴리이미드층에 부착하는 공정과, 외부단자를 상기 반도체칩의 금속패드위에 전기적으로 연결하는 공정과, 소잉을 하여 개개의 칩사이즈 패키지로 분리하는 공정과, 상기 칩사이즈 패키지를 감싸는 별도의 리드프레임 형태의 금속리드를 제작하여 솔더 도금하는 공정과, 상기 금속리드를 칩사이즈 패키지의 외부단자와 연결하여 리플로우를 진행하여 전기적으로 연결하는 공정과, 상기 금속리드를 개별적으로 분리하는 트림공정과, 상기 금속리드와 연결된 패키지를 금속리드가 서로 맞닿도록 적층한 후 리플로우를 진행하여 적층패키지를 구성하는 공정의 순으로 진행하는 반도체 패키지의 제조방법과 이의 제조방법에 의해 제조되는 패키지에 의해 달성된다.

이하, 본 발명에 의한 반도체 패키지 및 그 제조방법을 첨부도면에 도시한 실시예에 따라서 설명한다.

도 2는 본 발명에 의한 완성된 반도체 패키지를 나타내는 단면도이고, 도 3a 내지 도 3f는 본 발명에 의한 반도체 패키지의 제조공정을 순서대로 나타낸 단면도이며, 도 5는 본 발명에 의한 반도체 패키지의 폴리이미드층을 제조하는 공정을 나타내는 평면도이고, 도 6은 본 발명에 의한 반도체 패키지의 금속판을 부착하는 공정을 나타내는 평면도이며, 도 7은 본 발명에 의한 반도체 패키지의 외부단자를 형성하는 공정을 나타내는 평면도이고, 도 8은 본 발명에 의한 반도체 패키지의 소잉 공정을 나타내는 평면도이며, 도 9는 본 발명에 의한 리드프레임 형태의 금속리드를 나타내는 사시도이고, 도 10은 본 발명에 의한 칩사이즈 패키지에 금속리드를 연결한 상태를 나타내는 단면도를 각각 보인 것이다.

이에 도시한 바와 같이, 본 발명에 의한 반도체 패키지의 제조방법은 금속패드(21)가 형성된 웨이퍼에 접착성 폴리이미드층(22)을 형성하는 공정과, 상기 반도체의 금속패드(21)에 외부단자와의 접착력을 강화하도록 구리를 증착하거나 도금을 하는 공정과, 상기 반도체칩(20)과 동일한 크기를 가지며 반도체칩(20)의 금속패드(21)와 같은 간격의 구멍을 형성한 금속판(23)을 상기 웨이퍼의 폴리이미드층(22)에 부착하는 공정과, 외부단자(24)를 상기 반도체칩(20)의 금속패드(21)위에 전기적으로 연결하는 공정과, 소잉을 하여 개개의 칩사이즈 패키지로 분리하는 공정과, 상기 칩사이즈 패키지를 감싸는 별도의 리드프레임 형태의 금속리드(25)를 제작하여 솔더도금(26)하는 공정과, 상기 금속리드(25)를 칩사이즈 패키지의 외부단자(24)와 연결하여 리플로우를 진행하여 전기적으로 연결하는 공정과, 상기 금속리드(25)를 개별적으로 분리하는 트림공정과, 상기 금속리드(25)와 연결된 패키지를 금속리드가 서로 맞닿도록 적층한 후 리플로우를 진행하여 적층패키지를 구성하는 공정의 순으로 진행한다.

상기 금속판(23)을 폴리이미드층(22)에 부착하는 공정전에 상기 금속판(23)을 전기적으로 절연하는 금속판 절연공정을 수행한다. 상기 금속판 절연공정은 알루미늄 에노다이징으로 한다. 또한 상기 금속판(23)은 웨이퍼의 폴리이미드층(22)에 열압착에 의해 부착한다.

이와 같은 제조방법에 의해 금속패드(21)가 형성된 반도체칩(20)과, 상기 반도체칩(20)의 금속패드(21)를 제외한 나머지 상면에 도포한 접착성 폴리이미드층(22)과, 상기 폴리이미드층(22)의 상면에 부착한 절연 금속판(23)과, 상기 금속패드(21)의 상면에 전기적으로 연결한 외부단자(24)와, 상기 반도체칩(20)의 상하를 연결하며 감싸도록 형성되고 상기 외부단자(24)와 전기적으로 연결되도록 한 금속리드(25)로 구성된 반도체 패키지가 완성된다.

반도체 패키지의 제조공정을 좀더 자세히 상술하면 다음과 같다.

반도체칩(20)의 금속패드(21)가 형성된 상태까지 진행된 웨이퍼를 준비하고 이 웨이퍼에 접착성질이 있는 폴리이미드층(22)을 올린다. 이때 반도체 칩(20)의 금속패드(21)까지 덮지 않도록 한다. 그리고 반도체 칩(20)의 금속패드(21)에 구리를 증착하거나 혹은 도금을 한다. 이것의 두께는 가급적 얇게 한다. 이것은 다음 공정에 솔더 와이어 혹은 솔더액을 금속패드(21)와 전기적으로 접속시 접착력을 좋게 하기 위함이다. 그러나 골드를 사용할 때는 구리 증착 혹은 도금을 하지 않아도 된다. 반도체 칩(20)의 금속패드(21)와 같은 간격의 구멍이 있는 금속판(23)을 준비한다. 이것은 전기적으로 절연되어야 한다. 금속판(23)의 재질로는 알루미늄 혹은 구리, 텅스텐등이 사용될 수 있고, 전기적인 절연을 위하여 에노다이징을 한다. 이러한 금속판(23)을 웨이퍼내에 있는 반도체 칩(20)의 수 만큼 웨이퍼의 폴리이미드층(22)과 부착한다. 이때 하나로 구성된 금속판이 아닌 반도체 칩(20)과 동일한 크기의 낱개의 금속판을 하나씩 부착하여도 된다. 이 상태에서 솔더 와이어 혹은 솔더액을 반도체 칩의 금속패드(21)에 전기적으로 연결한다. 이때는 리플로우를 하여 전기적으로 연결한다. 그리고 웨이퍼 상태로 있는 칩사이즈 패키지를 소잉을 하여 개개의 반도체 패키지로 분리한다.

리드프레임 형태의 금속리드(25)에 솔더 도금(26)을 먼저 진행하고 나서, 칩 사이즈 패키지에 도금된 리드프레임 형태의 금속리드(25)를 돌출된 범프형태의 외부단자(24)와 리플로우를 진행하여 전기적으로 연결한다. 리드프레임 형태의 금속리드(25)는 적층을 위하여 사용하기도 하고, 반도체 칩(20)의 하부면이 노출되어 외부 충격으로 부터 보호하는 측면에서도 사용할 수 있다. 그러나, 본 발명의 단품은 칩사이즈 패키지를 그대로 사용하여도 무방하다. 이 금속리드(25)를 칩사이즈 패키지와 접착후 금속리드간의 연결을 분리하여야 하는데, 이때 펀치를 이용한 트림으로 분리할 수 있고, 또 브레이드를 이용하여 절단할 수 있다.

도 3a 내지 도 3f는 본 발명의 구리증착 혹은 도금실시를 포함한 제조 공정단면도를 공정순서에 따라 순서적으로 나타낸 것이고, 도 4a 내지 도 4e는 구리 증착 혹은 도금을 실시하지 않은것에 대한 제조 공정 단면도를 나타낸 것이다.

이상에서 설명한 바와 같이, 본 발명에 의한 반도체 패키지 및 그 제조방법은 금속패드가 형성된 웨이퍼에 접착성 폴리이미드층을 형성하는 공정과, 상기 반도체칩과 동일한 크기를 가지며 반도체칩의 금속패드와 같은 간격의 구멍을 형성한 금속판을 상기 웨이퍼의 폴리이미드층에 부착하는 공정과, 외부단자를 상기 반도체칩의 금속패드위에 전기적으로 연결하는 공정과, 소잉을 하여 개개의 칩사이즈 패키지로 분리하는 공정과, 상기 칩사이즈 패키지를 감싸는 별도의 리드프레임 형태의 금속리드를 제작하여 솔더 도금하는 공정과, 상기 금속리드를 칩사이즈 패키지의 외부단자와 연결하여 리플로우를 진행하여 전기적으로 연결하는 공정과, 상기 금속리드를 개별적으로 분리하는 트림공정과, 상기 금속리드와 연결된 패키지를 금속리드가 서로 맞닿도록 적층한 후 리플로우를 진행하여 적층패키지를 구성하는 공정의 순으로 진행하므로, 열방출을 위한 별도의 장치가 필요하지 않으며, 리드프레임 형태의 금속리드를 부착하므로 적층이 가능하고, 반도체칩의 금속패드에 외부단자를 부착하므로 제조공정을 단축시키도록 한 효과가 있다.

Claims (15)

1. 금속패드가 형성된 웨이퍼에 접착성 폴리이미드층을 형성하는 공정과, 상기 반도체칩과 동일한 크기를 가지며 반도체칩의 금속패드와 같은 간격의 구멍을 형성한 금속판을 상기 웨이퍼의 폴리이미드층에 부착하는 공정과, 외부단자를 상기 반도체칩의 금속패드위에 전기적으로 연결하는 공정과, 소잉을 하여 개개의 칩사이즈 패키지로 분리하는 공정의 순으로 진행함을 특징으로 하는 반도체 패키지 제조방법.
2. 제1항에 있어서, 상기 폴리이미드층을 형성하는 공정과, 금속판을 폴리이미드층에 부착하는 공정사이에, 상기 반도체의 금속패드에 외부단자와의 접착력을 강화하도록 구리를 증착하거나 도금을 하는 공정을 수행함을 특징으로 하는 반도체 패키지 제조방법.
3. 제1항에 있어서, 상기 금속판을 폴리이미드층에 부착하는 공정전에 상기 금속판을 전기적으로 절연하는 금속판 절연공정을 수행함을 특징으로 하는 반도체 패키지 제조방법.
4. 제3항에 있어서, 상기 금속판 절연공정은 알루미늄 에노다이징으로 함을 특징으로 하는 반도체 패키지 제조방법.
5. 제1항에 있어서, 상기 금속판은 웨이퍼의 폴리이미드층에 열압착에 의해 부착함을 특징으로 하는 반도체 패키지 제조방법.
6. 금속패드가 형성된 웨이퍼에 접착성 폴리이미드층을 형성하는 공정과, 상기 반도체칩과 동일한 크기를 가지며 반도체칩의 금속패드와 같은 간격의 구멍을 형성한 금속판을 상기 웨이퍼의 폴리이미드층에 부착하는 공정과, 외부단자를 상기 반도체칩의 금속패드위에 전기적으로 연결하는 공정과, 소잉을 하여 개개의 칩사이즈 패키지로 분리하는 공정과, 상기 칩사이즈 패키지를 감싸는 별도의 리드프레임 형태의 금속리드를 제작하여 솔더 도금하는 공정과, 상기 금속리드를 칩사이즈 패키지의 외부단자와 연결하여 리플로우를 진행하여 전기적으로 연결하는 공정과, 상기 금속리드를 개별적으로 분리하는 트림공정과, 상기 금속리드와 연결된 패키지를 금속리드가 서로 맞닿도록 적층한 후 리플로우를 진행하여 적층패키지를 구성하는 공정의 순으로 진행함을 특징으로 하는 반도체 패키지 제조방법.
7. 제6항에 있어서, 상기 폴리이미드층을 형성하는 공정과, 금속판을 폴리이미드층에 부착하는 공정사이에, 상기 반도체의 금속패드에 외부단자와의 접착력을 강화하도록 구리를 증착하거나 도금을 하는 공정을 수행함을 특징으로 하는 반도체 패키지 제조방법.
8. 제6항에 있어서, 상기 금속판을 폴리이미드층에 부착하는 공정전에 상기 금속판을 전기적으로 절연하는 금속판 절연공정을 수행함을 특징으로 하는 반도체 패키지 제조방법.
9. 제8항에 있어서, 상기 금속판 절연공정은 알루미늄 에노다이징으로 함을 특징으로 하는 반도체 패키지 제조방법.
10. 제6항에 있어서, 상기 금속판은 웨이퍼의 폴리이미드층에 열압착에 의해 부착함을 특징으로 하는 반도체 패키지 제조방법.
11. 금속패드가 형성된 반도체칩과, 상기 반도체칩의 금속패드를 제외한 나머지 상면에 도포한 접착성 폴리이미드층과, 상기 폴리이미드층의 상면에 부착한 절연금속판과, 상기 금속패드의 상면에 전기적으로 연결한 외부단자로 구성된 것을 특징으로 하는 반도체 패키지.
12. 금속패드가 형성된 반도체칩과, 상기 반도체칩의 금속패드를 제외한 나머지 상면에 도포한 접착성 폴리이미드층과, 상기 폴리이미드층의 상면에 부착한 절연금속판과, 상기 금속패드의 상면에 전기적으로 연결한 외부단자와, 상기 반도체칩의 상하를 연결하며 감싸도록 형성되고 상기 외부단자와 전기적으로 연결되도록 한 금속리드로 구성된 것을 특징으로 하는 반도체 패키지.
13. 제12항에 있어서, 상기 금속판의 재질은 알루미늄인 것을 특징으로 하는 반도체 패키지.
14. 제12항에 있어서, 상기 금속판의 재질은 구리인 것을 특징으로 하는 반도체 패키지.
15. 제12항에 있어서, 상기 금속판의 재질은 텅스텐인 것을 특징으로 하는 반도체 패키지.