KR19990026760A

KR19990026760A - Interrupt Processing Circuit

Info

Publication number: KR19990026760A
Application number: KR1019970049051A
Authority: KR
Inventors: 김수진
Original assignee: 구본준; 엘지반도체 주식회사
Priority date: 1997-09-26
Filing date: 1997-09-26
Publication date: 1999-04-15

Abstract

본 발명은 인터럽트 처리회로에 관한 것으로, 종래 인터럽트 처리회로는 각 회로블록을 인터럽트 우선 순위에 따라 직렬로 접속함으로써, 인터럽트 우선 순위가 최하위인 회로블록에 인터럽트신호를 인가하려면 지연 요인이 많이 발생하여 동작속도가 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 종래 인터럽트 처리회로에 다수의 회로블록 중 인터럽트 요구신호를 출력한 회로블록의 정보를 저장하는 레지스터부와, 상기 다수의 회로블록으로부터의 인터럽트 요구신호를 검출하여 상기 중앙처리장치로 출력하며, 상기 중앙처리장치의 인터럽트신호를 입력받아 상기 레지스터부에 저장된 정보에 따라 인터럽트 요구신호를 발생한 회로블록에 직접 출력하는 인터럽트 검출 및 경로로직부를 더 포함하여 인터럽트 우선 순위가 최하위인 회로블록에서 인터럽트 요구신호가 발생된 경우에도 인터럽트 우선 순위가 상위인 회로블록을 통하지 않고 직접 인터럽트신호를 인터럽트 우선 순위가 최하위인 회로블록에 인가함으로써, 지연요인을 제거하여 동작 속도를 증가시키는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interrupt processing circuit. In the conventional interrupt processing circuit, each circuit block is connected in series according to the interrupt priority, so that a delay factor is generated to apply an interrupt signal to the circuit block having the lowest interrupt priority. There was a problem that the speed is reduced. In view of the above problems, the present invention provides a register unit for storing information of a circuit block which outputs an interrupt request signal among a plurality of circuit blocks, and detects interrupt request signals from the plurality of circuit blocks. And an interrupt detection and path logic unit which outputs to the processing unit and receives the interrupt signal of the central processing unit and directly outputs the interrupt request signal to the generated circuit block according to the information stored in the register unit. Even when the interrupt request signal is generated in the circuit block, by directly applying the interrupt signal to the circuit block having the lowest interrupt priority, instead of the circuit block having the higher interrupt priority, the effect of removing the delay factor and increasing the operation speed is effective. have.

Description

Interrupt Processing Circuit

본 발명은 인터럽트 처리회로에 관한 것으로, 특히 데이지-채인(daisy-chain)방식을 이용한 블록들에 인터럽트 검출기와 경로로직을 두어 각 블록에 해당하는 인터럽트가 발생하면 인터럽트 우선 순위에 관계없이 특정 블록을 인터럽트 하는 인터럽트 처리회로에 관한 것이다.The present invention relates to an interrupt processing circuit, and in particular, by providing an interrupt detector and a path logic in blocks using a daisy-chain method, when an interrupt corresponding to each block is generated, a specific block is determined regardless of interrupt priority. An interrupt processing circuit for interrupting.

일반적으로, 데이지-채인 방식의 인터럽트 처리회로는 로직을 구성하는 회로블록들이 인터럽트 우선 순위에 따라 직렬접속되어 있으며, 중앙처리장치에서 인터럽트 신호를 발생하고, 처리한다. 이와 같이 각 블록들이 직렬로 접속되어 그 중 특정 블록 하나에서 인터럽트 요구 신호를 발생하면, 이를 입력받은 중앙처리장치는 인터럽트 신호를 발생하며, 이는 직렬접속된 블록 중 인터럽트 우선 순위가 최상위인 블록부터 순차적으로 입력되어 상기 인터럽트 요구신호를 발생한 블록에 도달 하였을 때, 인터럽트 신호의 흐름은 중단되고, 인터럽트 요구신호를 발생한 블록은 현재동작중인 프로그램을 중단하고 인터럽트 루틴을 수행하게 되며, 이와 같은 종래 인터럽트 처리회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, in the daisy-chain interrupt processing circuit, the circuit blocks constituting the logic are connected in series according to interrupt priority, and the CPU generates and processes an interrupt signal. In this way, when each block is connected in series and generates an interrupt request signal in one of the blocks, the CPU receives the interrupt signal, which is sequentially from the block having the highest interrupt priority among the serially connected blocks. When the input block reaches the block generating the interrupt request signal, the flow of the interrupt signal is interrupted, and the block generating the interrupt request signal stops the currently running program and executes an interrupt routine. When described in detail with reference to the accompanying drawings as follows.

도1은 종래 인터럽트 처리회로의 블록도로서, 이에 도시한 바와 같이 인터럽트 우선 순위에 따라 상호 직렬접속되어, 각각 인터럽트 요구시 인터럽트 요구신호(REQ1),(REQ2),(REQ3)를 출력하는 다수의 회로블록(1),(2),(3)과; 상기 각 회로블록(1),(2),(3),으로부터 인터럽트 요구신호(REQ1),(REQ2),(REQ3)가 입력되면, 이를 처리하여 상기 인터럽트 우선 순위가 최상위인 회로블록(1)으로 인터럽트 신호(INT)를 출력하는 중앙처리장치(4)로 구성된다.1 is a block diagram of a conventional interrupt processing circuit, and as shown in FIG. Circuit blocks (1), (2) and (3); When the interrupt request signals REQ1, REQ2, and REQ3 are input from the circuit blocks 1, 2, and 3, the circuit blocks 1 having the highest interrupt priority are processed by processing them. And a central processing unit 4 for outputting an interrupt signal INT.

이하, 상기와 같은 구성의 종래 인터럽트 처리회로의 동작을 설명한다.The operation of the conventional interrupt processing circuit having the above configuration will be described below.

먼저, 회로블록(3)에서 인터럽트 요구신호(REQ3)가 발생한 경우, 상기 인터럽트 요구신호(REQ3)를 입력받은 중앙처리장치(4)는 그 인터럽트 요구신호(REQ3)를 처리하여 소정의 인터럽트신호(INT)를 출력한다.First, when the interrupt request signal REQ3 is generated in the circuit block 3, the CPU 4 which has received the interrupt request signal REQ3 processes the interrupt request signal REQ3 to process a predetermined interrupt signal ( INT)

그 다음, 상기 인터럽트신호(INT)를 입력단자(PI1)에 입력받은 우선 순위가 최상위인 회로블록(1)은 자신이 요청한 신호가 아님을 판단하여 출력단자(PO1)를 통해 상기 인터럽트신호(INT)를 출력한다.Next, the circuit block 1 having the highest priority having received the interrupt signal INT at the input terminal PI1 determines that the signal is not the signal requested by the circuit block 1 and outputs the interrupt signal INT through the output terminal PO1. )

그 다음, 상기 회로블록(1)의 출력단자(PO1)를 통해 출력된 인터럽트신호(INT)를 신호를 입력단자(PI2)에 입력받은 인터럽트 우선 순위가 두 번째인 회로블록(2)은 역시 자신이 요청한 신호가 아님을 판단하여 출력단자(PO2)를 통해 상기 인터럽트신호(INT)를 그대로 출력단자(PO2)를 통해 출력한다.Subsequently, the circuit block 2 having the second interrupt priority having the signal input to the input terminal PI2 receives the interrupt signal INT output through the output terminal PO1 of the circuit block 1. It is determined that the signal is not the requested signal and outputs the interrupt signal INT through the output terminal PO2 as it is through the output terminal PO2.

그 다음, 상기 회로블록(2)의 출력단자(PO2)를 통해 출력된 인터럽트신호(INT)를 입력단자(PI3)에 입력받은 회로블록(3)은 그 인터럽트신호(INT)가 자신이 요구한 신호임을 판단하여 인터럽트신호(INT)가 출력단자(PO3)를 통해 출력되는 것을 차단하고, 현재진행중인 동작을 중지한 후, 벡터 어드레스(VA3)를 상기 중앙처리장치(4)로 출력함과 동시에 인터럽트 루틴을 수행한다. 인터럽트 루틴이 종료되면 다시 인터럽트신호(INT)의 입력전에 진행하던 동작을 계속 수행한다.Next, the circuit block 3 receiving the interrupt signal INT outputted through the output terminal PO2 of the circuit block 2 to the input terminal PI3 has the interrupt signal INT requested by itself. It is determined that the signal is interrupted to output the interrupt signal INT through the output terminal (PO3), stops the current operation, and outputs the vector address (VA3) to the central processing unit (4) and at the same time interrupt Run the routine. When the interrupt routine is finished, the operation continues before the interrupt signal (INT) is input again.

만일, 회로블록의 수가 증가하고, 인터럽트 우선 순위가 최하위인 회로블록에서 인터럽트 요구신호를 발생하면, 중앙처리장치(4)는 이를 인가 받아 처리하여 인터럽트신호(INT)를 출력하게 되고, 그 인터럽트신호(INT)는 다수의 회로블록을 통해 인터럽트 요구신호를 발생한 인터럽트 우선 순위가 최하위인 회로블록에 인가되고, 최하위인 회로블록은 인터럽트 루틴을 수행하게 된다.If the number of circuit blocks increases and an interrupt request signal is generated from the circuit block having the lowest interrupt priority, the central processing unit 4 receives and processes the interrupt request signal, and outputs the interrupt signal INT. (INT) is applied to the circuit block having the lowest interrupt priority which generated the interrupt request signal through a plurality of circuit blocks, and the circuit block having the lowest performs the interrupt routine.

상기한 바와 같이 종래 인터럽트 처리회로는 각 회로블록을 인터럽트 우선 순위에 따라 직렬로 접속함으로써, 인터럽트 우선 순위가 최하위인 회로블록에 인터럽트신호를 인가하려면 지연 요인이 많이 발생하여 동작속도가 감소하는 문제점이 있었다.As described above, in the conventional interrupt processing circuit, since each circuit block is connected in series according to the interrupt priority, it is difficult to apply an interrupt signal to the circuit block having the lowest interrupt priority, causing a lot of delay factors, thereby reducing the operation speed. there was.

이와 같은 문제점을 감안한 본 발명은 각 회로블록에 해당하는 인터럽트신호를 직접 인가할 수 있는 인터럽트 처리회로를 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide an interrupt processing circuit capable of directly applying an interrupt signal corresponding to each circuit block.

도1은 종래 인터럽트 처리회로도.1 is a conventional interrupt processing circuit diagram.

도2는 본 발명 인터럽트 처리회로도.2 is an interrupt processing circuit diagram of the present invention;

도3은 도2에 있어서, 레지스터부와 인터럽트 검출 및 경로로직부의 관계 개념도.Fig. 3 is a conceptual diagram of a relationship between a register section and an interrupt detection and path logic section in Fig. 2;

도4는 도2의 동작순서도.4 is an operation flowchart of FIG. 2;

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1~3:회로블록 4:중앙처리장치1 to 3: Circuit block 4: Central processing unit

5:레지스터부 6:인터럽트 검출 및 경로로직부5: Register part 6: Interrupt detection and path logic part

상기와 같은 목적은 종래 인터럽트 처리회로에서 회로블록간의 접속을 해제하고, 다수의 회로블록 중 인터럽트 요구신호를 출력한 회로블록의 정보를 저장하는 레지스터부와; 상기 다수의 회로블록으로부터의 인터럽트 요구신호를 검출하여 상기 중앙처리장치로 출력하며, 상기 중앙처리장치의 인터럽트신호를 입력받아 상기 레지스터부에 저장된 정보에 따라 인터럽트 요구신호를 발생한 회로블록에 직접 출력하는 인터럽트 검출 및 경로로직부를 더 포함하여 구성하여 중앙처리장치의 인터럽트신호를 인터럽트 요구신호를 발생한 회로블록에 직접 인가함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a register unit for releasing the connection between the circuit blocks in the conventional interrupt processing circuit, and stores the information of the circuit block that outputs the interrupt request signal of the plurality of circuit blocks; Detects interrupt request signals from the plurality of circuit blocks and outputs the interrupt request signals to the central processing unit, and receives the interrupt signal of the central processing unit and directly outputs the interrupt request signal to the generated circuit block according to the information stored in the register unit. It is achieved by applying the interrupt signal of the central processing unit directly to the circuit block generating the interrupt signal by configuring the interrupt detection and the path logic unit, which will be described in detail with reference to the accompanying drawings. .

도2는 본 발명 인터럽트 처리회로도로서, 이에 도시한 바와 같이 종래 인터럽트 처리회로에서 각 회로블록(1),(2),(3) 간의 접속을 해제하고 각 회로블록(1),(2),(3) 중 인터럽트 요구신호(REQ1),(REQ2),(REQ3)를 출력한 하나의 회로블록의 정보를 저장하는 레지스터부(5)와; 각 회로블록(1),(2),(3)의 인터럽트 요구신호(REQ1),(REQ2),(REQ3)를 인가 받아 중앙처리장치(4)로 출력하며, 중앙처리장치(4)의 인터럽트신호(INT)를 입력받아 상기 레지스터부(5)에 저장된 정보에 따라 각 회로블록(1),(2),(3)에 직접 출력하는 인터럽트 검출 및 경로로직부(6)를 더 포함하여 구성한다.Fig. 2 is an interrupt processing circuit diagram of the present invention, and as shown therein, in the conventional interrupt processing circuit, the connection between each circuit block (1), (2), (3) is released, and each circuit block (1), (2), A register section 5 for storing information of one circuit block from which interrupt request signals REQ1, REQ2, and REQ3 are output; The interrupt request signals REQ1, REQ2, and REQ3 of each of the circuit blocks 1, 2, and 3 are received and output to the CPU 4, and the interrupt of the CPU 4 is interrupted. It further comprises an interrupt detection and path logic unit 6 which receives the signal INT and directly outputs to each of the circuit blocks 1, 2, and 3 according to the information stored in the register unit 5. do.

이하, 상기와 같은 본 발명 인터럽트 처리회로의 동작을 설명한다.The operation of the interrupt processing circuit of the present invention as described above will be described.

먼저, 인터럽트 우선 순위가 최하위인 회로블록(3)에서 인터럽트 요구신호(REQ3)가 발생한 경우에 상기 인터럽트 요구신호(REQ3)를 발생한 회로블록(3)의 정보는 레지스터부(5)에 저장된다.First, when the interrupt request signal REQ3 occurs in the circuit block 3 having the lowest interrupt priority, the information of the circuit block 3 that generated the interrupt request signal REQ3 is stored in the register section 5.

그 다음, 상기 인터럽트 요구신호(REQ3)는 인터럽트 검출 및 경로로직부(6)에 의해 검출되어 중앙처리장치(4)로 출력된다.Then, the interrupt request signal REQ3 is detected by the interrupt detection and path logic unit 6 and output to the central processing unit 4.

그 다음, 상기 인터럽트 요구신호(REQ3)를 입력받은 중앙처리장치(4)는 그 인터럽트 요구신호(REQ3)를 분석하여 그에 해당하는 인터럽트신호(INT)를 출력한다.Then, the CPU 4 receiving the interrupt request signal REQ3 analyzes the interrupt request signal REQ3 and outputs the corresponding interrupt signal INT.

그 다음, 도3의 인터럽트 검출 및 경로로직부(6)와 레지스터부(5)의 동작 개념도에서와 같이, 상기 인터럽트신호(INT)를 입력받은 상기 인터럽트 검출 및 경로로직부(6)는 상기 레지스터부(5)에 저장된 정보에 따라 상기 인터럽트 요구신호(REQ3)를 발생한 회로블록(3)을 판단하여, 그 회로블록(3)에 직접 인터럽트신호(INT)를 출력한다.Then, as shown in the operation detection diagram of the interrupt detection and path logic unit 6 and the register unit 5 of FIG. 3, the interrupt detection and path logic unit 6 which has received the interrupt signal INT receives the register. The circuit block 3 that generated the interrupt request signal REQ3 is determined according to the information stored in the section 5, and the interrupt signal INT is directly output to the circuit block 3.

그 다음, 상기 인터럽트신호(INT)를 인가 받은 회로블록(3)은 현재 진행중인 동작을 중지하고, 상기 중앙처리장치(4)로 벡터 어드레스(VA3)를 출력하며 인터럽트 루틴을 수행한다.Then, the circuit block 3 receiving the interrupt signal INT stops the current operation, outputs a vector address VA3 to the CPU 4, and performs an interrupt routine.

이와 같이 각 회로블록의 수가 증가하여도, 인터럽트 요구신호를 발생한 회로블록에 대한 정보를 저장하고, 그 인터럽트 요구신호에 해당하는 인터럽트신호(INT)를 인터럽트 요구신호를 발생한 회로블록에 대한 정보에 따라 해당 회로블록에 인가하여 인터럽트 우선 순위가 최하위인 회로블록에서 인터럽트 요구신호를 발생하여도, 상위의 회로블록을 통하지 않고, 직접 최하위의 회로블록에 인터럽트 신호를 인가하게 된다. 즉 인터럽트 우선순위의 개념을 제거하였다.In this way, even if the number of circuit blocks increases, the information on the circuit block generating the interrupt request signal is stored, and the interrupt signal INT corresponding to the interrupt request signal is stored according to the information on the circuit block generating the interrupt request signal. Even if the interrupt request signal is generated from the circuit block having the lowest interrupt priority by being applied to the circuit block, the interrupt signal is directly applied to the lowest circuit block without going through the upper circuit block. In other words, the concept of interrupt priority has been removed.

이와 같은 동작을 정리하면, 도4에 도시한 본 발명 인터럽트 처리회로의 동작 순서도에서와 같이 만일 중앙처리장치(4)로부터 인터럽트신호(INT)를 입력받은 인터럽트 검출 및 경로로직부(6)는 입력된 신호의 최상위 비트가 '1'인가를 판단하여, '1'이면 회로블록(1)에 인터럽트신호를 인가하고, 최상위 비트가 '1'이 아니면 그 다음의 상위 비트가 '1'인가를 판단하여 '1'이면 회로블록(2)에 인터럽트신호(INT)를 인가하는 방식으로 동작하게 되어 각각의 회로블록에 인터럽트신호(INT)를 인가하게 된다.In summary, as shown in the operation flowchart of the interrupt processing circuit of the present invention shown in Fig. 4, the interrupt detection and path logic unit 6, which receives the interrupt signal INT from the central processing unit 4, is input. It is determined whether the most significant bit of the signal is '1', and if it is '1', an interrupt signal is applied to the circuit block 1, and if the most significant bit is not '1', it is determined whether the next higher bit is '1'. 1, the interrupt signal INT is applied to the circuit block 2, and the interrupt signal INT is applied to each circuit block.

상기한 바와 같이 특정 회로블록에서 인터럽트 요구신호가 발생된 경우에 다른 회로블록을 통하지 않고 직접 인터럽트신호를 인터럽트 요구신호를 발생한 회로블록에 인터럽트신호를 인가함으로써, 지연요인을 제거하여 동작 속도를 증가시키는 효과가 있다.As described above, when an interrupt request signal is generated in a specific circuit block, an interrupt signal is directly applied to the circuit block that generated the interrupt request signal without passing through another circuit block, thereby eliminating a delay factor and increasing an operation speed. It works.

Claims

An interrupt processing circuit comprising a plurality of circuit blocks and a central processing unit for outputting an interrupt signal in accordance with interrupt request signals from the plurality of circuit blocks, the interrupt processing circuit comprising: a circuit block for outputting an interrupt request signal among the plurality of circuit blocks; A register unit for storing information; Detects interrupt request signals from the plurality of circuit blocks and outputs the interrupt request signals to the central processing unit, receives the interrupt signal of the central processing unit, and directly interrupts the circuit block generating the interrupt request signal according to the information stored in the register. The interrupt processing circuit further comprises an interrupt detection and path logic unit for applying a.