KR19990026230A - 소거 동작시 데이터를 보호하기 위한 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 제품의 데이터를 보호하기 위한 반도체 메모리 장치에 관한 것으로서, 적어도 두 개 이상의 메모리 셀 어레이를 포함하고 전기적으로 소거 동작이 가능한 반도체 메모리 장치에 있어서, N 개의 메모리 블록들을 포함하는 제 1 메모리 셀 어레이와; 외부로부터 어드레스를 인가받아 상기 메모리 블록들을 선택하기 위한 블록 디코더와; 선택된 상기 메모리 블록 내의 워드 라인을 선택하기 위한 제 1 페이지 디코더; 상기 각 메모리 블록보다 메모리 어레이 크기는 작고, 제 1 메모리 셀 어레이에 대한 데이터들의 테스트 결과가 저장 및 출력되는 제 2 메모리 셀 어레이와; 상기 제 2 메모리 셀 어레이를 선택하기 위한 어레이 디코더와; 외부로부터 어드레스를 인가받아 상기 제 2 메모리 셀 어레이내의 워드 라인들을 선택하기 위한 제 2 페이지 디코더를 포함하는 것을 특징으로 한다. 이와 같은 방법에 의해서, 메모리셀 어레이의 면적을 줄일 수도 있고, 데이터의 파괴도 막을 수 있다.

Description

소거 동작시 데이터를 보호하기 위한 반도체 메모리 장치(semiconductor memory device for protecting data in erase operation)

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 메모리셀에 저장된 데이터를 보호하기 위한 장치를 포함하는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 제품 제조 시에 메모리 장치 내부의 특정 회로에 대한 정보나, 또는 메모리 자체에 대한 유용한 정보를 확인할 수 있는 기능이 예전부터 구비되어 왔다. 그래서, 제품의 제조 날짜, 생산량(generation), 파라미터(parameter), 전기적인 테스트 결과와 같은 제품에 대한 데이터들을 반도체 메모리의 전기적 동작으로 이를 확인할 수 있도록 하였다. 그러므로 필요한 데이터를 확인할 수 있도록 하기 위해 반도체 메모리 내부에서 사용자(user)에 의해 쓰기(write) 및 읽기 동작(read)이 가능한 제 1 메모리 공간과, 이와는 별도로 사용자의 쓰기 및 읽기 동작이 불가능하도록 되어 있는 제 2 메모리 공간으로 구분하고 있다. 이 중 사용자가 건드릴 수 없는 제 2 메모리 공간에는 반도체 제품에 대한 데이터들과 전기적 테스트 결과들이 저장되어 있다.

도 1은 낸드형 플래시 메모리의 개략적인 구성을 보여주는 블록도이다.

도 1을 참조하면, 반도체 메모리 장치는 N개의 메모리 블록들(memory block, MBi)을 포함하는 제 1 메모리 셀 어레이(100), 메모리 블록들을 선택하기 위한 디코더들(block decoder),제 1 메모리 셀 어레이를 테스트한 결과나 정보를 저장하는 제 2 메모리 셀 어레이(200), 상기 제 1 및 제 2 메모리 셀 어레이내의 워드 라인을 선택하기 위한 페이지 디코더(10), 상기 제 2 메모리 셀 어레이(200)를 선택하기 위한 어레이 디코더(20), 비트 라인을 선택하기 위한 칼럼 디코더(50) 및 패스 게이트(70), 그리고 데이터 출력 버퍼(90)를 포함한다.

도 2는 블록 디코더를 개략적으로 보여주는 도면이다.

각 블록 디코더는 외부로부터 블록 어드레스 신호들(block address)을 인가받아, 이들을 디코딩하는 디코딩부와 페이지 디코더로부터 일정 레벨의 전압을 전달받아 워드 라인으로 이를 전달하는 패스 트랜지스터들을 포함한다. 상기 블록 디코더는 프로그램 동작이나 독출 동작시 비선택되면, 로우레벨의 신호가 패스 트랜지스터들의 게이트에 인가됨으로써 모두 턴오프되고, 어떤 워드 라인도 선택되지 않는다. 이와 반대로, 선택된 블록 디코더로부터는 프로그램과 독출 동작을 위한 전압들이 패스 트랜지스터들에 인가됨으로써 페이지 디코더(10)에 의해 워드 라인들이 선택된다.

그리고 소거 동작(erase operation)시 비선택되는 블록 디코더내에 디코딩부로부터 로우레벨의 신호가 발생되면 패스 트랜지스터들은 턴오프된다. 그리고 선택된 블록 디코더내에 디코딩부로부터는 전원전압 레벨의 신호가 발생되는데 이때, 페이지 디코더(10)의 출력들은 모두 0V가 된다. 그러므로 선택된 메모리 블록 내의 워드 라인에는 0V가 전달되어 데이터가 소거되고, 비선택된 워드 라인은 전기적으로 플로팅(floating)되어 소거 동작시 사용된 고전압이 워드 라인에 그대로 남아 소거되지 않는다. 상기 페이지 디코더(10)의 출력 신호는 제 1 메모리 셀 어레이(100)를 위한 블록 디코더들과 제 2 메모리 셀 어레이(200)를 위한 어레이 디코더(30)에 공통으로 인가된다.

소거 동작시 페이지 디코더(10)로부터 출력되는 0V가 선택된 블록 디코더외에도 비선택된 블록 디코더들의 패스 트랜지스터들과 제 2 메모리 셀 어레이(200)를 선택하기 위한 어레이 디코더(30)의 패스 트랜지스터들에도 인가된다. 이로 인해 비선택된 메모리 블록과 제 2 메모리 셀 어레이(200)의 데이터들도 소거되지 않는다. 상기 제 1 메모리 셀 어레이(100)에 대해 여러 테스트 단계를 거치면, 이들에 대한 테스트 결과나 정보는 제 2 메모리 셀 어레이(200)에 저장되고 이는 다음 테스트 단계로 전달된다. 그러므로 제 2 메모리 셀 어레이(200)에 저장된 데이터들은 이를 꼭 유지해야만 하는 필요성을 갖고 있다.

그러나, 상술한 바와 같은 반도체 메모리 장치에서 제 2 메모리 셀 어레이는 제 1 메모리 셀 어레이에 대한 전기적 테스트나 정보만을 저장하는데, 이들은 매우 적은 양임에도 불구하고 메모리 블록과 동일한 크기를 가짐으로써 불필요하게 메모리가 낭비되는 문제점이 발생하게 된다. 또 다른 문제점으로는 페이지 디코더의 출력 신호가 어레이 디코더와 블록디코더들에 공통으로 인가됨에 따라 어레이 디코더의 패스 트랜지스터들이 컷오프 특성이 자칫 저하되기라도 하면, 제 1 메모리 셀 어레이에 대해 소거 동작이 수십회이상 반복적으로 수행되고 테스트 단계를 밟아 갈 때, 제 2 메모리 셀 어레이 내에 저장된 데이터나 정보가 파괴되는 경우가 발생하게 된다.

따라서, 본 발명의 목적은 적은 양의 데이터만을 저장하는 제 2 메모리 셀 어레이의 메모리 크기를 줄이고, 제 1 메모리 셀 어레이에 대해 소거 동작이 수없이 반복되어도 제 2 메모리 셀 어레이의 데이터가 유실되거나 파괴되는 것을 막기 위함이다.

도 1은 종래 기술에 따른 메모리 어레이의 구성을 보여주는 블록도:

도 2는 블록 디코더의 구성을 개략적으로 보여주는 도면:

도 3은 본 발명의 실시예에 따른 메모리 어레이의 구성을 보여주는 블록도:

* 도면의 주요부분에 대한 부호의 설명

10a : 제 1 페이지 디코더 10b : 제 2 페이지 디코더

30 : 어레이 디코더 BLK0∼BLK(n-1) : 메모리 블록

100 : 제 1 메모리 셀 어레이 200 : 제 2 메모리 셀 어레이

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 적어도 두 개 이상의 메모리 셀 어레이를 포함하고 전기적으로 소거 동작이 가능한 반도체 메모리 장치에 있어서, N 개의 메모리 블록들을 포함하는 제 1 메모리 셀 어레이와; 외부로부터 어드레스를 인가받아 상기 메모리 블록들을 선택하기 위한 블록 디코더와; 선택된 상기 메모리 블록 내의 워드 라인을 선택하기 위한 제 1 페이지 디코더; 상기 각 메모리 블록보다 메모리 어레이 크기는 작고, 제 1 메모리 셀 어레이에 대한 데이터들의 테스트 결과가 저장 및 출력되는 제 2 메모리 셀 어레이와; 상기 제 2 메모리 셀 어레이를 선택하기 위한 어레이 디코더와; 외부로부터 어드레스를 인가받아 상기 제 2 메모리 셀 어레이내의 워드 라인들을 선택하기 위한 제 2 페이지 디코더를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 제 1 메모리 셀 어레이에 대해 소거 동작이 수행될 때, 상기 제 2 페이지 디코더는 OV보다 높은 전압 레벨을 상기 어레이 디코더로 전달하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 제 2 페이지 디코더는 소거 동작시 상기 제 1 페이지 디코더와는 다른 전압 레벨 갖는 신호를 상기 어레이 디코더로 전달하는 것을 특징으로 한다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참고 도면들 도 2내지 도 3에 의거하여 설명한다.

도 3은 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다.

먼저 프로그램 및 독출 동작의 기본이 되는 워드 라인 방향으로 배열되는 셀들의 묶음인 복수 개의 페이지(page)들이 모여 하나의 메모리 블록을 구성하고, 상기 메모리 블록들(MBi)이 모여 다시 메모리 셀 어레이를 구성하게 된다.

도 3에 있어서, 도 1에 도시된 구성 요소와 같은 기능을 갖는 구성 요소에 대해서 동일한 참조 번호를 병기한다.

도 3을 참조하면, 반도체 메모리 장치는 N개의 메모리 블록들을 포함하고 데이터의 읽기 및 쓰기가 행해지는 제 1 메모리 셀 어레이(100), 제 1 메모리 셀 어레이(100)에 대한 테스트 결과 등을 저장하는 제 2 메모리 셀 어레이(200)를 포함한다. 그리고 이들 주변에는 상기 메모리 블록들을 선택하기 위한 블록 디코더와 선택된 메모리 블록 내의 워드 라인을 선택하기 위한 제 1 페이지 디코더(10a)가 배치되고, 제 2 메모리 셀 어레이(200)를 선택하기 위한 어레이 디코더(30)와 상기 어레이(200)내에 워드 라인을 선택하기 위한 제 2 페이지 디코더(10b)도 구비된다. 이외에도 비트 라인을 선택하기 위한 칼럼 디코더(50) 및 패스 게이트(70), 그리고 데이터를 출력하기 위한 데이터 출력 버퍼(90)도 구비된다.

상기와 같은 주변 회로들은 이 분야의 통상적인 지식을 갖춘 자들에게는 널리 알려진 지식이므로 상세한 설명은 이하 생략한다. 계속해서, 상기 메모리 셀 어레이들은 서술한 바와 같이 사용자들의 읽기 및 쓰기 동작이 가능한 제 1 메모리 셀 어레이(100)와 사용자들의 읽기 및 쓰기 동작이 불가능한 제 2 메모리 셀 어레이(200)로 구분된다. 이때, 상기 제 2 메모리 셀 어레이(200)에 대한 동작 수행을 위해 제 1 메모리 셀 어레이(200)를 위한 블록 디코더와는 다른 어레이 디코더(30)가 구비된다. 그리고 상기 제 2 메모리 셀 어레이(200)내에 워드 라인을 선택하기 위해 상기 제 1 페이지 디코더(10a)가 아닌 제 2 페이지 디코더(10b)가 구비됨으로써 제 1 메모리 셀 어레이(100)에 대해 수행되는 소거 동작에 의한 영향을 차단할 수 있다.

도 3을 참조하면, 제 1 메모리 셀 어레이(100)에 대한 프로그램 동작이나, 소거 동작을 수행하기 위해서 특별한 외부 명령의 입력 없이도 각각의 동작이 요구하는 명령만을 인가하면, 이에 해당되는 각 동작이 수행된다. 상기와 같은 외부 명령과는 상관없이 제 2 메모리 셀 어레이(200)를 선택하기 위한 어레이 디코더(30)가 비선택되고, 제 2 페이지 디코더(10b)는 외부 어드레스와는 상관없이 항상 0V보다 높은 레벨을 갖는 전압이 출력되도록 이를 제어한다. 그리고 상기 제 1 메모리 셀 어레이(100)가 인에이블되어 입력 어드레스에 따라 메모리 블록들이 선택 및 비선택되고, 외부로부터 인가되는 입력 명령에 의해 프로그램이나 소거 동작이 제 1 메모리 셀 어레이(100)에 대해 수행된다.

상기 제 1 메모리 셀 어레이(100)에 대해 소거 동작이 수행되면 서술한 바와 같이 제 2 페이지 디코더(10a)는 외부 입력과는 상관없이 항상 0V보다 높은 전압 레벨을 갖는 신호를 도시되진 않았지만 어레이 디코더(30)의 패스 트랜지스터의 소오스나 드레인으로 전달한다. 이때 상기 제 2 페이지 디코더(10b)는 소거 동작시 OV 레벨의 신호를 출력하는 제 1 페이지 디코더(10a)와는 달리 이보다 높은 전압 레벨을 갖는 신호를 발생하게 된다. 이로써, 소거 동작시 제 2 메모리 셀 어레이(200)내의 워드 라인에 인가된 고전압은 그대로 유지되어 제 1 메모리 셀 어레이(100)가 소거 동작을 수십 회 반복 수행하여도 이에 의해서 제 2 메모리 셀 어레이(200)의 데이터가 소실되는 것을 막을 수 있다. 이는 제 1 페이지 디코더(10a)와 제 2 페이지 디코더(10b)에 의해 블록 디코더와 어레이 디코더(30)가 따로 제어됨으로써 제 1 메모리 셀 어레이(100)에 대한 소거 동작의 영향을 거의 받지 않기 때문이다.

상기 제 2 메모리 셀 어레이(100)에 대해 동작을 수행하기 위해서는 이를 억세스할 수 있는 명령을 입력함으로써 제 2 메모리 셀 어레이(200)를 인에이블시킨다. 그리고 입력된 상기 명령으로 인해 제 1 메모리 셀 어레이(100)내의 메모리 블록들{BLK0∼BLK(n-1)}을 선택하기 위한 블록 디코더는 비선택되며, 제 1 페이지 디코더(10a)는 입력 어드레스와는 상관없이 일정 레벨의 전압을 유지한다. 그런 다음에 제 2 메모리 셀 어레이(200)에 대해 수행하고자 하는 동작을 위한 명령과 페이지 어드레스(page address) 및 칼럼 어드레스(column address)를 인가하면 워드 라인과 비트 라인이 선택되어 원하는 동작이 이루어진다. 이때 제 2 메모리 셀 어레이(200)는 제 1 메모리 셀 어레이(100)에 대한 테스트 결과나 정보만을 저장하므로 이에 해당하는 만큼의 메모리 공간을 줄이며, 이는 각 메모리 블록보다도 작아서 불필요한 메모리의 낭비를 줄일 수 있다. 또 제 2 메모리 셀 어레이(200)에 대한 페이지 디코더를 따로 구비함으로써 제 1 메모리 셀 어레이(100)에 대한 전기적 테스트에 의해 제 2 메모리 셀 어레이(200)가 받을 수 있는 영향을 최소화할 수 있다.

본 발명에 따르면 제품의 데이터나 테스트 결과를 저장하는 제 2 메모리 셀 어레이는 상기 제 1 메모리 셀 어레이가 소거 동작을 여러번 반복 수행하여도 이에 전혀 영향을 받지 않음으로써 저장된 데이터를 그대로 유지할 수 있다. 그리고, 상기 제 2 메모리 셀 어레이의 메모리 공간 또한 데이터가 저장할 수 있을 만큼만 존재하므로 불필요한 메모리 어레이의 낭비를 줄일 수 있는 효과가 있다.

Claims (3)

1. 적어도 두 개 이상의 메모리 셀 어레이를 포함하고 전기적으로 소거 동작이 가능한 반도체 메모리 장치에 있어서,

   N 개(여기서, N은 양의 정수)의 메모리 블록들을 포함하는 제 1 메모리 셀 어레이와;

   외부로부터 어드레스를 인가받아 상기 메모리 블록들을 선택하기 위한 블록 디코더와;

   선택된 상기 메모리 블록 내의 워드 라인을 선택하기 위한 제 1 페이지 디코더;

   상기 각 메모리 블록보다 메모리 어레이 크기는 작고, 제 1 메모리 셀 어레이에 대한 데이터들의 테스트 결과가 저장 및 출력되는 제 2 메모리 셀 어레이와;

   상기 제 2 메모리 셀 어레이를 선택하기 위한 어레이 디코더와;

   외부로부터 어드레스를 인가받아 상기 제 2 메모리 셀 어레이내의 워드 라인들을 선택하기 위한 제 2 페이지 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 제 1 메모리 셀 어레이에 대해 소거 동작이 수행될 때, 상기 제 2 페이지 디코더는 OV보다 높은 전압 레벨을 상기 어레이 디코더로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 제 2 페이지 디코더는 소거 동작시 상기 제 1 페이지 디코더와는 다른 전압 레벨 갖는 신호를 상기 어레이 디코더로 전달하는 것을 특징으로 하는 반도체 메모리 장치.