KR19990025238A

KR19990025238A - Gate electrode formation method having a polyside structure

Info

Publication number: KR19990025238A
Application number: KR1019970046799A
Authority: KR
Inventors: 이성수
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-09-11
Filing date: 1997-09-11
Publication date: 1999-04-06

Abstract

식각 속도를 조절함으로써 폴리사이드 구조를 가지는 게이트 전극을 형성하는 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 게이트 산화막을 형성하고, 상기 게이트 산화막 위에 폴리실리콘막 및 금속 실리사이드막을 차례로 형성하고, 상기 반도체 기판에 이온 주입을 행하여 N⁺이온 주입 영역 및 P⁺이온 주입 영역을 각각 형성하고, 상기 금속 실리사이드막 위에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 하고, N⁺이온 주입 영역의 식각 속도가 빠른 공정 조건에 의한 제1 식각 단계와, P⁺이온 주입 영역의 식각 속도가 빠른 공정 조건에 의한 제2 식각 단계를 순차로 적용하여 상기 금속 실리사이드막 및 폴리실리콘막을 식각하여 게이트 패턴을 형성한다.A method of forming a gate electrode having a polyside structure by adjusting an etching rate is disclosed. In the present invention, a gate oxide film is formed on a semiconductor substrate, a polysilicon film and a metal silicide film are sequentially formed on the gate oxide film, and ion implantation is performed on the semiconductor substrate to form an N ⁺ ion implantation region and a P ⁺ ion implantation region, respectively. And forming a mask pattern on the metal silicide layer, using the mask pattern as an etch mask, and etching the N ⁺ ion implanted region by a process condition having a high etching rate, and an etching rate of the P ⁺ ion implanted region. The metal silicide layer and the polysilicon layer are etched by sequentially applying a second etching step according to a fast process condition to form a gate pattern.

Description

Gate electrode formation method having a polyside structure

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 폴리사이드 구조를 가지는 게이트 전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a gate electrode having a polyside structure.

통상적으로 폴리사이드 구조의 게이트 전극을 형성하기 위하여는 소자 분리 영역이 형성된 반도체 기판 전면에 게이트 산화막을 형성한 후 게이트 산화막 위에 폴리실리콘막과 금속 실리사이드막을 차례로 형성한다. 그 후, 소정 패턴을 가지는 고온 산화막으로 구성된 마스크를 상기 금속 실리사이드막 위에 형성하고, 이를 식각 마스크로 하여 상기 금속 실리사이드막과 폴리실리콘막을 식각한다.In general, in order to form a gate electrode having a polyside structure, a gate oxide film is formed over the semiconductor substrate on which the device isolation region is formed, and then a polysilicon film and a metal silicide film are sequentially formed on the gate oxide film. Thereafter, a mask made of a high temperature oxide film having a predetermined pattern is formed on the metal silicide film, and the metal silicide film and the polysilicon film are etched using this as an etching mask.

그런데, 폴리실리콘막 및 금속 실리사이드막이 형성된 후 서로 상이한 영역, 즉 NMOS 영역 또는 PMOS 영역에서 상이한 타입, 즉 N형 또는 P형의 이온이 각각 주입되면 금속 실리사이드막의 경우에는 그 막을 식각할 때 주입된 불순물에 관계없이 웨이퍼상에서 동일한 식각량으로 식각되지만 폴리실리콘막의 경우에는 이온 주입 결과 이온 주입된 영역에서의 이온의 종류에 따라서 식각 속도의 차이가 생기게 된다.However, when a polysilicon film and a metal silicide film are formed, and implanted with different types, ie, N-type or P-type ions, respectively, in different regions, that is, in an NMOS region or a PMOS region, in the case of the metal silicide layer, the implanted impurities are etched when the film is etched. Irrespective of the amount of etching on the wafer, the etching rate is different depending on the type of ions in the ion implanted region.

종래 기술에 의하면 게이트 전극 형성을 위한 식각시에 상기와 같은 문제를 해결하기 위한 조건을 찾기 어렵다.According to the prior art, it is difficult to find a condition for solving the above problem in etching for forming the gate electrode.

본 발명의 목적은 상기와 같은 종래의 문제점을 해결하고자 하는 것으로서, 폴리사이드 구조를 가지는 게이트 전극을 형성할 때 서로 다른 성질의 이온이 주입됨으로써 야기되는 폴리실리콘막의 식각 속도 차이에 따른 문제를 극복할 수 있는 반도체 장치의 게이트 전극 형성 방법을 제공하는 것이다.An object of the present invention is to solve the conventional problems as described above, to overcome the problems caused by the difference in the etching rate of the polysilicon film caused by the implantation of ions of different properties when forming a gate electrode having a polyside structure. A method of forming a gate electrode of a semiconductor device can be provided.

도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 장치의 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.1 to 5 are cross-sectional views illustrating a method of forming a gate electrode of a semiconductor device according to an exemplary embodiment of the present invention.

상기 목적을 달성하기 위한 본 발명에 따른 게이트 전극 형성 방법에서는 반도체 기판상에 게이트 산화막을 형성하고, 상기 게이트 산화막 위에 폴리실리콘막 및 금속 실리사이드막을 차례로 형성하고, 상기 반도체 기판에 이온 주입을 행하여 N⁺이온 주입 영역 및 P⁺이온 주입 영역을 각각 형성하고, 상기 금속 실리사이드막 위에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 하고, N⁺이온 주입 영역의 식각 속도가 빠른 공정 조건에 의한 제1 식각 단계와, P⁺이온 주입 영역의 식각 속도가 빠른 공정 조건에 의한 제2 식각 단계를 순차로 적용하여 상기 금속 실리사이드막 및 폴리실리콘막을 식각하여 게이트 패턴을 형성한다.In the gate electrode forming method according to the present invention for achieving the above object, a gate oxide film is formed on a semiconductor substrate, a polysilicon film and a metal silicide film are sequentially formed on the gate oxide film, and ion implantation is performed on the semiconductor substrate to obtain N ^+. An ion implantation region and a P ⁺ ion implantation region are respectively formed, a mask pattern is formed on the metal silicide film, the mask pattern is used as an etching mask, and the first etching process is performed at a high etching rate of the N ⁺ ion implantation region. The metal silicide layer and the polysilicon layer are etched by sequentially applying an etching step and a second etching step according to a process condition with a high etching rate of the P ⁺ ion implantation region to form a gate pattern.

상기 게이트 패턴 형성 단계는 HDP 설비를 이용하여 행하고, 상기 제1 식각 단계 및 제2 식각 단계는 동일한 설비 내에서 인시튜(in situ)로 행한다 .The gate pattern forming step is performed using an HDP facility, and the first etching step and the second etching step are performed in situ in the same facility.

상기 제1 식각 단계에서는 Cl₂/N₂혼합 가스를 사용한 식각 공정을 행하고, 상기 제2 식각 단계에서는 He/HBr 혼합 가스를 사용한 식각 공정을 행한다.In the first etching step, an etching step using a Cl ₂ / N ₂ mixed gas is performed, and in the second etching step, an etching step using a He / HBr mixed gas is performed.

본 발명에 의하면, N⁺이온 주입 영역의 식각 속도가 빠른 공정 조건과, P⁺이온 주입 영역의 식각 속도가 빠른 공정 조건을 순차로 적용하는 2단계 식각을 행함으로써 폴리실리콘막의 총 식각량을 일정하게 할 수 있다.According to the present invention, the total etching amount of the polysilicon film is fixed by performing two-step etching by sequentially applying the process conditions in which the N ⁺ ion implantation region is rapidly etched and the process conditions in which the P ⁺ ion implantation region is fast. It can be done.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1을 참조하면, 반도체 기판(10)상에 게이트 산화막(20)을 형성하고, 그 위에 폴리실리콘막(30) 및 금속 실리사이드막(40), 예를 들면 텅스텐 실리사이드막을 순차로 형성한다.Referring to FIG. 1, a gate oxide film 20 is formed on a semiconductor substrate 10, and a polysilicon film 30 and a metal silicide film 40, for example, a tungsten silicide film are sequentially formed thereon.

그 후, 소정의 단계를 거쳐서 반도체 기판에 필요한 불순물 이온을 선택적으로 주입하여 N⁺이온 주입 영역 및 P⁺이온 주입 영역을 형성한다.Thereafter, the impurity ions required for the semiconductor substrate are selectively implanted through a predetermined step to form an N ⁺ ion implantation region and a P ⁺ ion implantation region.

도 2를 참조하면, 상기 금속 실리사이드막(40) 위에 게이트 전극 형성을 위한 식각 마스크로 사용될 마스크 패턴(50)을 형성한다.Referring to FIG. 2, a mask pattern 50 to be used as an etching mask for forming a gate electrode is formed on the metal silicide layer 40.

도 3 및 도 4를 참조하면, 상기 마스크 패턴(50)을 식각 마스크로 하여 상기 금속 실리사이드막(50) 및 폴리실리콘막(30)을 차례로 식각한다.3 and 4, the metal silicide layer 50 and the polysilicon layer 30 are sequentially etched using the mask pattern 50 as an etch mask.

이 때, 상기 금속 실리사이드막(40)을 식각할 때까지는 N⁺이온 주입 영역 및 P⁺이온 주입 영역에서 식각 속도의 차이가 없어서 N⁺이온 주입 영역 및 P⁺이온 주입 영역에서 동일한 식각량으로 식각된다. 그러나, 상기 폴리실리콘막(30)을 식각할 때에는 N⁺이온 주입 영역 및 P⁺이온 주입 영역에서의 식각 속도가 각각 다르다. 따라서, 식각 속도가 느린 영역을 기준으로 식각을 진행하면 식각 속도가 빠른 영역에서는 박막으로 이루어진 상기 게이트 산화막(20)이 손상을 입게 되고, 반대로 식각 속도가 빠른 영역을 기준으로 식각을 진행하면 식각 속도가 느린 영역에서는 식각되지 않고 남아 있는 부분이 생기게 된다.At this time, until the etching the metal silicide film (40) N ⁺ ion-implanted region and the P ⁺ ion implantation region because the difference in etching rate etching in the same etching amount from the N ⁺ ion-implanted regions and the P ⁺ ion-implanted region do. However, when etching the polysilicon film 30, the etching rates in the N ⁺ ion implantation region and the P ⁺ ion implantation region are different. Therefore, when the etching process is performed based on a region having a slow etching speed, the gate oxide layer 20 formed of a thin film is damaged in a region where the etching rate is high, and on the contrary, when the etching process is performed based on a region having a high etching rate, the etching rate is increased. In the slow region, there is a portion left unetched.

따라서, N⁺이온 주입 영역 및 P⁺이온 주입 영역에서 상기 폴리실리콘막(30)의 식각 속도 차이를 이용하여 먼저 N⁺이온 주입 영역의 식각 속도가 빠른 공정 조건으로 제1 식각 단계를 행하고, 그 후 P⁺이온 주입 영역의 식각 속도가 빠른 공정 조건으로 제2 식각 단계를 행함으로써 상기 폴리실리콘막(30)의 총 식각량을 일정하게 한다. 여기서, 상기 제1 식각 단계 및 제2 식각 단계의 공정 조건을 서로 반대로 설정하여도 동일한 효과를 거둘 수 있는 것은 물론이다.Therefore, using the difference in the etching rate of the polysilicon film 30 in the N ⁺ ion implantation region and the P ⁺ ion implantation region, the first etching step is first performed under a process condition where the etching rate of the N ⁺ ion implantation region is high. After that, the second etching step is performed under a process condition in which the P ⁺ ion implantation region has a high etching rate, thereby making the total etching amount of the polysilicon layer 30 constant. Here, of course, the same effect can be achieved even if the process conditions of the first etching step and the second etching step are set opposite to each other.

구체적으로 설명하면, 먼저 HDP 설비를 이용하여 N⁺이온 주입 영역의 식각 속도가 빠른 공정 조건, 즉 Cl₂/N₂혼합 가스를 사용한 식각 공정으로 제1 식각 단계를 진행한다. 그 결과, 도 3에 도시한 바와 같이 N⁺이온 주입 영역에서의 폴리실리콘막(30)의 식각량이 P⁺이온 주입 영역에서보다 훨씬 많다.In detail, first, the first etching step is performed using an HDP facility in a process condition with a high etching rate of an N ⁺ ion implantation region, that is, an etching process using a Cl ₂ / N ₂ mixed gas. As a result, as shown in FIG. 3, the etching amount of the polysilicon film 30 in the N ⁺ ion implantation region is much larger than that in the P ⁺ ion implantation region.

그 후, 상기 제1 식각 단계와 인시튜(in situ)로 HDP 설비 내에서 P⁺이온 주입 영역의 식각 속도가 빠른 공정 조건, 즉 He/HBr 혼합 가스를 사용한 식각 공정으로 제2 식각 단계를 진행한다. 그 결과, 도 4에 도시한 바와 같이 N⁺이온 주입 영역과 P⁺이온 주입 영역에서 상기 폴리실리콘막(30)의 식각량이 동일하게 되어 원하는 형상의 금속 실리사이드막 패턴(40A) 및 폴리실리콘막 패턴(30A)으로 구성된 게이트 패턴(70)이 형성된다.Subsequently, a second etching step is performed in the first etching step and an in situ in an HDP facility by a process condition in which the P ⁺ ion implantation region has a high etching rate, that is, an etching process using a He / HBr mixed gas. do. As a result, as shown in FIG. 4, the etching amount of the polysilicon film 30 is the same in the N ⁺ ion implantation region and the P ⁺ ion implantation region, so that the metal silicide layer pattern 40A and the polysilicon layer pattern of a desired shape are formed. A gate pattern 70 composed of 30A is formed.

이와 같은 방법으로 N⁺이온 주입 영역 및 P⁺이온 주입 영역에서 각각 총 식각량이 동일하게 되는 시간을 찾아서 식각 속도가 상반되는 식각 공정을 인시튜(in situ)로 진행하면 원하는 식각 결과를 얻을 수 있다.In this way, the desired etching results can be obtained by performing an in situ etching process in which the etch rates are the same in the N ⁺ ion implantation region and the P ⁺ ion implantation region, respectively. .

도 5를 참조하면, 상기 마스크 패턴(50)을 제거한다.Referring to FIG. 5, the mask pattern 50 is removed.

상기한 바와 같이, 본 발명의 바람직한 실시예에 따르면, N⁺이온 주입 영역 및 P⁺이온 주입 영역에서 폴리실리콘막의 식각 속도 차이를 이용하여, N⁺이온 주입 영역의 식각 속도가 빠른 공정 조건과, P⁺이온 주입 영역의 식각 속도가 빠른 공정 조건을 순차로 적용하는 2단계 식각을 행함으로써 폴리실리콘막의 총 식각량을 일정하게 한다.As described above, according to a preferred embodiment of the present invention, by using the difference in the etching rate of the polysilicon film in the N ⁺ ion implantation region and the P ⁺ ion implantation region, the process conditions of the rapid etching rate of the N ⁺ ion implantation region, The total etching amount of the polysilicon film is made constant by performing two-step etching in which process conditions with a high etching rate in the P ⁺ ion implantation region are sequentially applied.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.The present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the scope of the technical idea of the present invention. Do.

Claims

Forming a gate oxide film on the semiconductor substrate,

Sequentially forming a polysilicon film and a metal silicide film on the gate oxide film;

Ion implantation into the semiconductor substrate to form N ⁺ ion implantation regions and P ⁺ ion implantation regions, respectively;

Forming a mask pattern on the metal silicide layer;

Using the mask pattern as an etching mask, a first etching step according to a process condition in which the N ⁺ ion implantation region is etched at a high speed, and a second etching step by a process condition at a high etching rate in the P ⁺ ion implantation region in a sequential order And etching the metal silicide layer and the polysilicon layer to form a gate pattern.

2. The gate of claim 1, wherein the gate pattern forming step is performed using an HDP facility, and the first etching step and the second etching step are performed in situ within the same facility. Electrode formation method.

The method of claim 2, wherein in the first etching step, an etching process using a Cl ₂ / N ₂ mixed gas is performed.

The method of claim 2, wherein in the second etching step, an etching process using a He / HBr mixed gas is performed.