KR19990025236A - Capacitor Formation Method in Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체장치의 커패시터 형성방법에 관해 개시한다. 본 발명은 기판을 노출시키는 콘택홀을 저항이 도핑된 폴리실리콘층보다 낮은 금속층으로 채운다. 그리고 그 상부면 상에 도핑된 폴리실리콘층을 형성하고 상기 폴리실리콘층의 전면에 상기 금속층의 측면과 접촉되는 다른 금속층을 형성한다. 이렇게 함으로써, 종횡비가 큰 콘택홀에 의해 반도체장치의 동작속도가 느려지는 것을 방지할 수 있다.The present invention relates to a method for forming a capacitor of a semiconductor device. The present invention fills the contact hole exposing the substrate with a lower metal layer than the polysilicon layer doped with resistance. And a doped polysilicon layer is formed on the top surface thereof and another metal layer is formed on the front surface of the polysilicon layer in contact with the side surface of the metal layer. By doing so, it is possible to prevent the operating speed of the semiconductor device from slowing down due to the large contact ratio.
Description
본 발명은 반도체장치의 커패시터 형성방법에 관한 것으로서 특히, 커패시터의 하부전극과 기판을 연결시키는 통로인 콘택홀의 종횡비(aspect ratio)가 커짐에 따른 콘택홀을 채우는 물질층의 저항 증가를 방지할 수 있는 커패시터 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a capacitor of a semiconductor device, and in particular, to prevent an increase in resistance of a material layer filling a contact hole as an aspect ratio of a contact hole, which is a passage connecting a lower electrode of a capacitor and a substrate, increases. It relates to a capacitor forming method.
반도체장치가 고집적화됨에 따라 콘택홀의 직경이 작아지는 반면 그 깊이는 더욱 깊어져서 콘택홀의 종횡비가 커지고 있다. 콘택홀의 종횡비가 커짐에 따라 콘택홀을 채우는 물질층의 직경이 작고 그 길이는 길어진다. 그런데, 소정의 길이와 직경을 갖는 물질층의 경우, 직경이 작아지고 그 길이가 길어질수록 물질의 전기적 저항은 증가된다. 따라서 반도체장치가 고집적화될수록 콘택홀을 채우는 물질층의 선택은 신중히 이루어져야 한다.As the semiconductor device is highly integrated, the diameter of the contact hole decreases while the depth of the contact hole becomes deeper, thereby increasing the aspect ratio of the contact hole. As the aspect ratio of the contact hole increases, the diameter of the material layer filling the contact hole becomes smaller and the length thereof becomes longer. However, in the case of a material layer having a predetermined length and diameter, the smaller the diameter and the longer the length, the higher the electrical resistance of the material. Therefore, as the semiconductor device becomes more integrated, the selection of the material layer filling the contact hole has to be made carefully.
이하, 종래 기술에 의한 커패시터 형성방법에서 증가된 종횡비의 콘택홀에 어떠한 물질층을 채우고 그에 따라 어떠한 문제가 발생되는가를 설명한다.Hereinafter, a description will be given of which material layer is filled in a contact hole of increased aspect ratio in the capacitor forming method according to the prior art and what problems are caused accordingly.
도 1을 참조하면, 반도체기판(10) 상에 층간절연막(12)을 형성한다. 층간절연막(12)에 반도체기판(10)을 노출시키는 콘택홀(14)을 형성한다. 층간절연막(12) 상에 콘택홀(14)을 채우는 제1 도전층(16)을 형성한다. 제1 도전층(16)은 커패시터의 하부전극으로 사용되며, 도핑된 폴리실리콘층으로 형성한다. 제1 도전층(16)의 전면에 유전막(18)을 형성한다. 유전막(18)의 전면에 제2 도전층(20)을 형성한다. 제2 도전층은 커패시터의 상부전극으로 사용된다. 제2 도전층(20)은 제1 도전층(16)과 마찬가지로 도핑된 폴리실리콘층으로 형성한다.Referring to FIG. 1, an interlayer insulating film 12 is formed on a semiconductor substrate 10. A contact hole 14 exposing the semiconductor substrate 10 is formed in the interlayer insulating film 12. The first conductive layer 16 filling the contact hole 14 is formed on the interlayer insulating film 12. The first conductive layer 16 is used as a lower electrode of the capacitor and is formed of a doped polysilicon layer. The dielectric film 18 is formed on the entire surface of the first conductive layer 16. The second conductive layer 20 is formed on the entire surface of the dielectric film 18. The second conductive layer is used as the upper electrode of the capacitor. The second conductive layer 20 is formed of a doped polysilicon layer similarly to the first conductive layer 16.
이와 같이, 종래 기술에 의한 커패시터 형성방법은 도핑된 폴리실리콘층을 하부전극으로 사용한다. 그런데, 하부전극이 기판과 연결되는 콘택홀의 직경은 반도체장치의 고집적화에 따라 작아지고 콘택홀의 깊이는 길어져서 콘택홀의 종횡비(aspect ratio)는 더욱 커지고 있다. 결국, 종래 기술에 의한 커패시터 방법으로 커패시터를 형성하는 경우, 콘택홀을 채운 물질층의 전기적 저항은 증가되어 반도체장치의 동작속도는 느려지게 된다.As described above, the capacitor forming method according to the related art uses a doped polysilicon layer as a lower electrode. However, the diameter of the contact hole where the lower electrode is connected to the substrate becomes smaller due to the higher integration of the semiconductor device, and the depth of the contact hole becomes longer, thereby increasing the aspect ratio of the contact hole. As a result, when the capacitor is formed by the capacitor method according to the related art, the electrical resistance of the material layer filling the contact hole is increased, and the operation speed of the semiconductor device is slowed down.
따라서 본 발명이 이루고자 하는 기술적 과제는 종래 기술에 나타나는 이러한 문제점을 해결하기 위한 것으로서, 높은 값의 종횡비를 갖는 콘택홀을 채우는 물질층의 저항을 충분히 낮게 하여 반도체장치의 동작속도가 저하되는 것을 방지할 수 있는 반도체장치의 커패시터 형성방법을 제공함에 있다.Accordingly, the technical problem to be solved by the present invention is to solve such problems in the prior art, and to sufficiently reduce the resistance of the material layer filling a contact hole having a high aspect ratio to prevent the operation speed of the semiconductor device from being lowered. The present invention provides a method for forming a capacitor of a semiconductor device.
도 1은 종래 기술에 의한 반도체장치의 커패시터 형성방법을 나타낸 도면이다.1 is a view showing a capacitor forming method of a semiconductor device according to the prior art.
도 2 내지 도 4는 본 발명의 실시예에 의한 반도체장치의 커패시터 형성방법은 단계별로 나타낸 도면들이다.2 to 4 are diagrams illustrating a method of forming a capacitor in a semiconductor device according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호설명** Description of Signs of Major Parts of Drawings *
40:반도체기판. 42:필드산화막.40: Semiconductor substrate. 42: field oxide film.
44:게이트 전극. 46:게이트 스페이서.44: gate electrode. 46: gate spacer.
48:층간절연막. 50:콘택홀.48: interlayer insulating film. 50: contact hole.
52a, 54a:제1 금속층 패턴, 도전층 패턴.52a, 54a: first metal layer pattern, conductive layer pattern.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체장치의 커패시터는 다음과 같은 순서로 형성한다.In order to achieve the above technical problem, the capacitor of the semiconductor device according to the present invention is formed in the following order.
(a) 반도체기판 상에 층간절연막을 형성한다. (b) 상기 층간절연막에 콘택홀을 형성한다. (c) 상기 층간절연막 상에 상기 콘택홀을 채우는 제1 금속층 패턴을 형성한다. (d) 상기 제1 금속층 패턴 상에 제1 도전층 패턴을 형성한다. (e) 상기 제1 금속층 패턴과 도전층 패턴의 전면에 제2 금속층 패턴을 형성한다. (f) 상기 제2 금속층 패턴의 전면에 유전막과 제2 도전층 패턴을 순차적으로 형성한다.(a) An interlayer insulating film is formed on a semiconductor substrate. (b) A contact hole is formed in the interlayer insulating film. (c) forming a first metal layer pattern filling the contact hole on the interlayer insulating layer; (d) A first conductive layer pattern is formed on the first metal layer pattern. (e) A second metal layer pattern is formed on the entire surface of the first metal layer pattern and the conductive layer pattern. (f) A dielectric film and a second conductive layer pattern are sequentially formed on the entire surface of the second metal layer pattern.
본 발명의 실시예에 의하면, 상기 제2 금속층 패턴을 형성한 후 그 결과물을 노(furnace) 또는 RTP(Rapid Thermal Processing)장비를 이용하여 열처리한다.According to an embodiment of the present invention, after forming the second metal layer pattern, the resultant is heat-treated using a furnace or rapid thermal processing (RTP) equipment.
본 발명의 실시예에 의하면, 상기 제2 금속층 패턴과 상기 유전막 사이에 확산방지막을 더 형성한다.In example embodiments, a diffusion barrier layer may be further formed between the second metal layer pattern and the dielectric layer.
본 발명의 실시예에 의하면, 상기 제1 및 제2 금속층 패턴은 티타늄(Ti), 텅스텐(W), 루테늄(Ru), 티타늄 나이트라이드(TiN), 텅스텐 나이트라이드(WN), 티타늄 실리사이드(TiSiX), 텅스텐 실리사이드(WSix) 및 루테늄 산화막(RuOX)으로 이루어진 일군중 선택된 어느 하나이다.According to an embodiment of the present invention, the first and second metal layer patterns may include titanium (Ti), tungsten (W), ruthenium (Ru), titanium nitride (TiN), tungsten nitride (WN), and titanium silicide (TiSi). X ), tungsten silicide (WSi x ), and ruthenium oxide film (RuO X ) is any one selected from the group consisting of.
본 발명의 실시예에 의하면, 상기 제1 도전층 패턴의 전면에 반구형 그레인(Hemi Spherical Grain;이하, HSG라 함)막을 형성한다.According to an embodiment of the present invention, a hemispherical grain (HSG) film is formed on the entire surface of the first conductive layer pattern.
본 발명의 실시예에 의하면, 상기 유전막은 단일막 또는 복합막이며, 실리콘 질화막, 실리콘 산화막, 탄탈륨 산화막 또는 PZT와 같은 강유전물질막으로 이루어진 일군중 선택된 적어도 어느 하나로 형성한다.According to an embodiment of the present invention, the dielectric film is a single film or a composite film and is formed of at least one selected from the group consisting of a silicon nitride film, a silicon oxide film, a tantalum oxide film, or a ferroelectric material film such as PZT.
본 발명은 기판을 노출시키는 콘택홀을 저항이 도핑된 폴리실리콘층보다 낮은 금속층으로 채운다. 그리고 그 상부면 상에 도핑된 폴리실리콘층을 형성하고 상기 폴리실리콘층의 전면에 상기 금속층의 측면과 접촉되는 다른 금속층을 형성한다. 이렇게 함으로써, 종횡비가 큰 콘택홀에 의해 반도체장치의 동작속도가 느려지는 것을 방지할 수 있다.The present invention fills the contact hole exposing the substrate with a lower metal layer than the polysilicon layer doped with resistance. And a doped polysilicon layer is formed on the top surface thereof and another metal layer is formed on the front surface of the polysilicon layer in contact with the side surface of the metal layer. By doing so, it is possible to prevent the operating speed of the semiconductor device from slowing down due to the large contact ratio.
이하, 본 발명의 실시예에 의한 반도체장치의 커패시터 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2 내지 도 4는 본 발명의 실시예에 의한 반도체장치의 커패시터 형성방법은 단계별로 나타낸 도면들이다.2 to 4 are diagrams illustrating a method of forming a capacitor in a semiconductor device according to an embodiment of the present invention.
도 2를 참조하면, 반도체기판(40)을 활성영역과 필드영역으로 한정한다. 상기 필드영역에 필드산화막(42)을 형성한다. 그리고 상기 활성영역에는 게이트 전극(44)을 형성하고 상기 게이트 전극(44)의 측면에 게이트 스페이서(46)을 형성한다. 이러한 결과물 전면에 층간절연막(48)을 형성한다. 상기 층간절연막(48)에 상기 반도체기판(40)을 노출시키는 콘택홀(50)을 형성한다.Referring to FIG. 2, the semiconductor substrate 40 is limited to an active region and a field region. A field oxide film 42 is formed in the field region. A gate electrode 44 is formed in the active region, and a gate spacer 46 is formed on the side of the gate electrode 44. An interlayer insulating film 48 is formed over the resultant. A contact hole 50 exposing the semiconductor substrate 40 is formed in the interlayer insulating layer 48.
도 3을 참조하면, 상기 층간절연막(48)의 전면에 상기 콘택홀(50)을 채우는 제1 금속층(52)을 형성한다. 상기 제1 금속층(52)은 티타늄(Ti), 텅스텐(W), 루테늄(Ru), 티타늄 나이트라이드(TiN), 텅스텐 나이트라이드(WN), 티타늄 실리사이드(TiSiX), 텅스텐 실리사이드(WSix) 및 루테늄 산화막(RuOX)으로 이루어진 일군중 선택된 어느 하나로 형성한다. 상기 제1 금속층(52)을 에치 백으로 평탄화한 다음, 그 전면에 제1 도전층(54)을 형성한다. 상기 제1 도전층(54)은 도핑된 폴리실리콘층으로 형성한다. 상기 제1 도전층(54)에 도핑하는 도펀트로는 인(P), 비소(As)등과 같은 n형 도전성 불순물을 사용한다.Referring to FIG. 3, the first metal layer 52 filling the contact hole 50 is formed on the entire surface of the interlayer insulating layer 48. The first metal layer 52 is titanium (Ti), tungsten (W), ruthenium (Ru), titanium nitride (TiN), tungsten nitride (WN), titanium silicide (TiSi X ), tungsten silicide (WSi x ) And a ruthenium oxide film RuO X. After the first metal layer 52 is flattened with an etch back, a first conductive layer 54 is formed on the entire surface of the first metal layer 52. The first conductive layer 54 is formed of a doped polysilicon layer. As the dopant doped in the first conductive layer 54, n-type conductive impurities such as phosphorus (P) and arsenic (As) are used.
도 4를 참조하면, 상기 제1 금속층(52)과 상기 제1 도전층(54)을 상기 층간절연막의 계면이 노출될 때 까지 이방성식각하여 제1 금속층 패턴(52a)과 제1 도전층 패턴(54a)을 각각 형성한다. 상기 제1 도전층 패턴(54a)의 표면적을 넓게 하기 위해, 그 전면에 HSG막을 형성할 수도 있다. 이어서, 상기 제1 금속층 패턴(52a)과 제1 도전층 패턴(54a)의 전면에 제2 금속층 패턴(56)을 형성한다. 이 결과, 상기 제2 금속층 패턴(56)은 상기 제1 금속층 패턴(52a)의 측면과 접촉된다. 상기 제2 금속층 패턴(56)을 형성한 후 그 결과물을 노(furnace) 또는 RTP(Rapid Thermal Processing)장비를 이용하여 열처리하여 상기 제1 도전층 패턴(54a)과 상기 제2 금속층 패턴(56)을 결합시킨다. 상기 제1 및 제2 금속층 패턴(52a, 56)과 상기 제1 도전층 패턴(54a)은 하부전극을 형성한다. 이후, 도면에 도시하지 않았지만, 상기 결과물 전면에 유전막과 제2 도전층을 순차적으로 형성한 다음 셀 단위로 패터닝하여 셀 커패시터를 형성한다. 여기서, 상기 유전막은 단일막 또는 복합막이며, 실리콘 질화막, 실리콘 산화막, 탄탈륨 산화막 또는 PZT와 같은 강유전물질막으로 이루어진 일군중 선택된 적어도 어느 하나로 형성한다. 상기 유전막을 형성하기 전, 상기 제2 금속층 패턴(56)의 전면에 확산방지막을 더 형성할 수도 있다.Referring to FIG. 4, the first metal layer 52 and the first conductive layer 54 are anisotropically etched until the interface between the interlayer insulating layer is exposed to form the first metal layer pattern 52a and the first conductive layer pattern ( 54a) are formed respectively. In order to increase the surface area of the first conductive layer pattern 54a, an HSG film may be formed over the entire surface. Subsequently, a second metal layer pattern 56 is formed on the entire surface of the first metal layer pattern 52a and the first conductive layer pattern 54a. As a result, the second metal layer pattern 56 is in contact with the side surface of the first metal layer pattern 52a. After forming the second metal layer pattern 56, the resultant is heat-treated using a furnace or rapid thermal processing (RTP) equipment to form the first conductive layer pattern 54a and the second metal layer pattern 56. Combine them. The first and second metal layer patterns 52a and 56 and the first conductive layer pattern 54a form a lower electrode. Subsequently, although not shown in the drawings, a dielectric film and a second conductive layer are sequentially formed on the entire surface of the resultant, and then patterned in cell units to form a cell capacitor. Here, the dielectric film is a single film or a composite film and is formed of at least one selected from the group consisting of a silicon nitride film, a silicon oxide film, a tantalum oxide film, or a ferroelectric material film such as PZT. Before forming the dielectric layer, a diffusion barrier layer may be further formed on the entire surface of the second metal layer pattern 56.
이상으로, 본 발명은 기판을 노출시키는 콘택홀을 저항이 도핑된 폴리실리콘층보다 낮은 금속층으로 채운다. 그리고 그 상부면 상에 도핑된 폴리실리콘층을 형성하고 상기 폴리실리콘층의 전면에 상기 금속층의 측면과 접촉되는 다른 금속층을 형성한다. 이렇게 함으로써, 종횡비가 큰 콘택홀에 의해 반도체장치의 동작속도가 느려지는 것을 방지할 수 있다.As described above, the present invention fills the contact hole exposing the substrate with a metal layer lower than the polysilicon layer doped with resistance. And a doped polysilicon layer is formed on the top surface thereof and another metal layer is formed on the front surface of the polysilicon layer in contact with the side surface of the metal layer. By doing so, it is possible to prevent the operating speed of the semiconductor device from slowing down due to the large contact ratio.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical idea of the present invention.
Claims (6)
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| KR1019970046797A KR19990025236A (en) | 1997-09-11 | 1997-09-11 | Capacitor Formation Method in Semiconductor Device |
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| KR19990025236A true KR19990025236A (en) | 1999-04-06 |
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| KR (1) | KR19990025236A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100533971B1 (en) * | 2002-12-12 | 2005-12-07 | 주식회사 하이닉스반도체 | Method of manufacturing capacitor for semiconductor device |
-
1997
- 1997-09-11 KR KR1019970046797A patent/KR19990025236A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100533971B1 (en) * | 2002-12-12 | 2005-12-07 | 주식회사 하이닉스반도체 | Method of manufacturing capacitor for semiconductor device |
| US7105417B2 (en) | 2002-12-12 | 2006-09-12 | Hynix Semiconductor Inc. | Method for fabricating capacitor of semiconductor device |
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