KR19990023101A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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KR19990023101A
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Abstract

본 발명은 플로팅 게이트중의 전하의 유무에 따라 데이타의 기억을 행하는 불휘발성 반도체 기억 장치에 있어서, 칩의 면적을 증대시키지 않고 출력 데이타의 신뢰성을 향상시킬 수 있는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
데이타에 발생한 에러를 1비트 단위로 정정하는 기능을 갖는 불휘발성 반도체 기억 장치에 있어서, 동일한 데이타를 기억하는 제1 및 제2 기억 수단과, 제1 및 제2 기억 수단에 기억되어 있는 데이타와, 미리 설정되는 소정의 고정치에 기초하여 출력 데이타를 결정하는 결정 수단을 갖는 구성으로 하였다.

Description

불휘발성 반도체 기억 장치
본 발명은 플로팅 게이트중의 전하의 유무에 따라 데이타의 기억을 행하는 불휘발성 반도체 기억 장치에 관한 것이다.
현재, 플로팅 게이트를 이용한 불휘발성 반도체 기억 장치로서는, 자외선에 의해 소거할 수 있는 EPROM이나 플래시 ROM 등이 있다. 이들 불휘발성 반도체 장치는 플로팅 게이트중의 전자의 주입 및 추출에 의해 데이타를 기억하고 있다.
종래의 불휘발성 반도체 기억 장치를 도 9의 구성도에 따라서 설명한다.
도 9에 있어서, 종래의 불휘발성 반도체 기억 장치는 데이타를 기억하는 메모리 셀 트랜지스터(107)를 갖는 메모리 셀 어레이(101)와, 어드레스를 수신하는 어드레스 버퍼(102)와, 어드레스를 디코드하여 메모리 셀 트랜지스터(107)의 제어 게이트에 인가하는 전압을 생성하는 WL(워드 라인) 디코더(103)와, 어드레스를 디코드하여 메모리 셀 트랜지스터(107)의 드레인에 인가하는 전압을 생성하는 BL(비트 라인) 디코더(104)와, 메모리 셀 트랜지스터(107)에 흐르는 드레인 전류와 미리 설정되어 있는 기준 전류를 비교하여 기억하고 있는 데이타치를 검출하는 센스 증폭기(105)와, 데이타를 출력하는 출력 버퍼(106)로 구성된다. 또한, 메모리 셀 트랜지스터(107)의 소스는 접지되어 있다.
종래부터 불휘발성 반도체 기억 장치는 메모리 셀 트랜지스터(107)내의 플로팅 게이트중의 전자의 유무에 따라 데이타의 기억을 행하고 있다.
메모리 셀 트랜지스터(107)에 '0'을 기억하고 있는 경우, 플로팅 게이트는 주입되어 있는 전자에 의해 부(-)로 대전하고, 메모리 셀 트랜지스터(107)의 제어 게이트와 드레인에 전압을 인가하여도 트랜지스터의 임계치 전압이 크기 때문에 드레인 전류가 거의 흐르지 않는다.
한편, 메모리 셀 트랜지스터(107)에 '1'을 기억하고 있는 경우, 플로팅 게이트에는 전자가 거의 주입되어 있지 않기 때문에, 메모리 셀 트랜지스터(107)의 제어 게이트와 드레인에 전압을 인가하면, 임계 전압이 작아지며 드레인 전류가 흐른다.
상기 메모리 셀 트랜지스터(107)의 동작을 이용하여 불휘발성 반도체 기억 장치는 데이타의 독출 동작을 행하고 있다.
불휘발성 반도체 기억 장치로부터의 데이타의 독출 동작을 이하에 설명한다.
어드레스 버퍼(102)에 어드레스가 입력되면, WL 디코더(103)와 BL 디코더(104)는 그 어드레스를 디코드하여 복수의 워드 라인 및 비트 라인으로부터 예컨대, 목표가 되는 메모리 셀 트랜지스터(107)와 접속하는 워드 라인 및 비트 라인을 선택한다.
여기에서, 메모리 셀 트랜지스터(107)의 제어 게이트와 드레인에 전압을 인가함으로써 비트 라인에 드레인 전류가 흐른다. 이 때, 선택된 비트 라인에는 메모리 셀 트랜지스터(107) 이외에 복수의 메모리 셀 트랜지스터가 접속되어 있지만 워드 라인이 선택되어 있지 않기 때문에, 메모리 셀 트랜지스터(107)의 드레인 전류에는 영향을 주지 않는다.
센스 증폭기(105)는 메모리 셀 트랜지스터(107)의 드레인 전류와 미리 설정되어 있는 기준 전류를 비교함으로써, 메모리 셀 트랜지스터(107)에 기억되어 있는 데이타치로서 '0'이 기억되어 있는지 또는 '1'이 기억되어 있는지를 검출한다. 또한, 기준 전류는 예컨대, 도 10과 같이, 제어 게이트에 인가되는 전압에 비례하는 전류이다. 센스 증폭기(105)에서는 예컨대, 도 10과 같이, 독출 레벨로서의 전압을 제어 게이트에 인가했을 때의 메모리 셀 트랜지스터(107)의 드레인 전류와 그 때의 기준 전류를 비교하여 드레인 전류가 기준 전류보다 큰 경우에 '1'이 기억되어 있는 것으로 검출하고, 드레인 전류가 기준 전류보다 작은 경우에 '0'이 기억되어 있는 것으로 검출한다.
따라서, 불휘발성 반도체 기억 장치에서는 센스 증폭기(105)의 검출 결과에 기초하여 출력 버퍼(106)로부터 데이타가 독출된다.
그러나, 플로팅 게이트를 이용한 불휘발성 반도체 기억 장치는 메모리 셀 트랜지스터(107)로부터 데이타를 독출하는 경우에, 예컨대, 메모리 셀 트랜지스터(107) 이외의 메모리 셀 트랜지스터가 '1'을 기억하고 있으면, 과잉 소거(over erase) 때문에, 메모리 셀 트랜지스터(107) 이외의 메모리 셀 트랜지스터에 드레인 전류가 흐르는 경우가 있다. 이로 인해, 비트 라인을 흐르는 전류에는 목표가 되는 메모리 셀 트랜지스터(107)의 드레인 전류 이외에, 과잉 소거된 메모리 셀 트랜지스터의 드레인 전류도 포함되어 드레인 전류는 증가한다. 따라서, 메모리 셀 트랜지스터(107)에 '0' 또는 '1'이 기억되어 있는 경우, 비트 라인을 흐르는 드레인 전류는 도 11과 같이 드레인 전류가 커지는 방향으로 어긋나게 된다.
기준 전류는 이 어긋남을 고려하여, 예컨대, 도 10과 같이 '1'을 기억한 메모리 셀 트랜지스터(107)의 드레인 전류측에 가까운 값으로 미리 설정되어 있다.
상기한 바와 같은 종래의 불휘발성 반도체 기억 장치는 기준 전류가 도 10과 같이, '1'을 기억한 메모리 셀 트랜지스터의 드레인 전류측에 가까운 값으로 미리 설정되어 있기 때문에, 차지(charge) 이득에 의해, 예컨대, 메모리 셀 트랜지스터(107)에 기억되어 있는 '1'을 '0'으로 잘못 판독하는 데이타 에러가 발생한다. 또한, 차지 이득은 시간의 경과에 따라 플로팅 게이트중의 전자가 증가하는 상태를 말한다.
그래서, 불휘발성 반도체 기억 장치의 신뢰성을 향상시키는 방법으로서, 종래의 불휘발성 반도체 기억 장치는 예컨대, 도 12에 도시된 바와 같이, 동일 어드레스 공간을 가지며, 동일 데이타를 기억할 수 있는 메모리 셀 어레이(101a, 101b 및 101c)와, 각 메모리 셀 어레이의 출력 데이타의 다수결을 취하는 다수결 회로(108)로 구성되고, 다수결 회로(108)에 의해 결정되는 출력 데이타를 불휘발성 반도체 기억 장치의 출력 데이타로 한다.
다수결 회로(108)에서는 예컨대, 도 13에 도시된 바와 같이, 메모리 셀 어레이(101a, 101b 및 101c)로부터의 출력이 각각 '000', '001', '0l0', '100'일 때, 출력 데이타로서 '0'을 출력하고, '011', '101', '110', '111'일 때, 출력 데이타로서 '1'을 출력한다.
따라서, 종래의 불휘발성 반도체 기억 장치는 각 메모리 셀 어레이내의 어느 하나의 메모리 셀 어레이에서 데이타 에러가 발생했을 경우에, 데이타의 에러를 정정하여 신뢰성을 향상시킬 수 있었다. 또, 불휘발성 반도체 기억 장치는 동일 어드레스 공간을 가지며, 동일 데이타를 기억할 수 있는 메모리 셀 어레이의 수가 많은 만큼 신뢰성이 높은 다수결이 가능해지고, 그에 따라 불휘발성 반도체 기억 장치의 신뢰성도 향상되었다.
그러나, 종래의 불휘발성 반도체 기억 장치는 복수의 메모리 셀 어레이의 출력 데이타에 대하여 다수결을 실행하기 때문에, 신뢰성을 증대시키는 만큼 메모리 셀 어레이의 수가 많아지고, 칩의 면적이 증대한다고 하는 문제가 있었다.
본 발명은 플로팅 게이트중의 전하의 유무에 따라 데이타의 기억을 행하는 불휘발성 반도체 기억 장치에 있어서, 칩의 면적을 증대시키지 않고 출력 데이타의 신뢰성을 향상시킬 수 있는 불휘발성 반도체 기억 장치를 제공한다.
도 1은 본 발명의 불휘발성 반도체 기억 장치의 구성도.
도 2는 본 발명의 다수결에 의한 에러 정정 방법을 나타내는 도면.
도 3은 고정치가 '1'인 경우의 에러 정정 방법을 나타내는 도면.
도 4는 고정치가 '0'인 경우의 에러 정정 방법을 나타내는 도면.
도 5는 고정치가 '1'인 경우의 출력 데이타를 나타내는 도면.
도 6은 고정치가 '0'인 경우의 출력 데이타를 나타내는 도면.
도 7은 본 발명의 불휘발성 반도체 기억 장치의 구성도.
도 8은 초기 불량에 의한 에러 정정 방법을 나타내는 도면.
도 9는 종래의 불휘발성 반도체 기억 장치의 구성도.
도 10은 제어 게이트 전압과 드레인 전류의 관계를 나타내는 도면.
도 11은 제어 게이트 전압과 비트 라인을 흐르는 전류의 관계를 나타내는 도면.
도 12는 종래의 다수결에 의한 에러 정정 방법을 나타내는 도면.
도 13은 종래의 출력 데이타를 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 제1 메모리 셀 어레이 2 : 제2 메모리 셀 어레이
3, 102 : 어드레스 버퍼 4, 103 : WL 디코더
5 : 제1 BL 디코더 6 : 제2 BL 디코더
7 : 제1 센스 증폭기 8 : 제2 센스 증폭기
9, 15 : 정정 회로 10, 106 : 출력 버퍼
11, 12, 107 : 메모리 셀 트랜지스터 13 : 불량 어드레스 기억 회로
14 : 일치 회로 16 : 제1 메모리 셀 어레이
17, 18 : 기준 셀 21, 108 : 다수결 회로
22, 24 : OR 게이트 23, 25 : AND 게이트
26 : 선택 회로 101 : 메모리 셀 어레이
104 : BL 디코더 105 : 센스 증폭기
그래서, 상기 과제를 해결하기 위해서, 본 발명은 청구 범위 제1항에 기재하는 바와 같이, 데이타에 발생한 에러를 1 비트 단위로 정정하는 기능을 갖는 불휘발성 반도체 기억 장치에 있어서, 동일한 데이타를 기억하는 제1 및 제2 기억 수단(후술하는 실시예의 제1 메모리 셀 어레이(1), 제2 메모리 셀 어레이(2)에 상당)과, 제1 및 제2 기억 수단에 기억되어 있는 데이타와, 미리 설정되는 소정의 고정치에 기초하여 출력 데이타를 결정하는 결정 수단(후술하는 실시예의 정정 회로(9), 정정 회로(15)에 상당)을 갖는 구성으로 한다.
따라서, 본 발명의 불휘발성 반도체 기억 장치는 제1 및 제2 기억 수단과, 미리 설정되는 소정의 고정치에 기초하여 출력 데이타의 에러를 정정하고 있기 때문에, 칩의 면적을 증대시키지 않고, 출력 데이타의 신뢰성을 향상시킬 수 있다.
또한, 상기한 바와 같이 구성한 불휘발성 반도체 기억 장치는 청구 범위 제2항에 기재하는 바와 같이, 데이타에 발생할 가능성이 있는 에러에 방향성이 있는 경우, 상기 고정치는 데이타 에러가 발생할 가능성이 높은 쪽의 데이타치로 하고, 결정 수단은 상기 고정치와 제1 및 제2 기억 수단에 기억되어 있는 데이타의 다수결 연산을 행하여 데이타의 방향성이 있는 에러를 정정할 수 있게 된다. 또, 본 발명의 불휘발성 반도체 기억 장치는 청구 범위 제3항에 기재하는 바와 같이, 데이타에 발생할 가능성이 있는 에러에 소정의 방향성을 갖게 했을 경우, 상기 고정치는 데이타 에러가 발생하는 쪽의 데이타치로 하고, 결정 수단은 상기 고정치와 제1 및 제2 기억 수단에 기억되어 있는 데이타의 다수결 연산을 행하여 데이타의 방향성이 있는 에러를 정정할 수 있게 된다.
또한, 본 발명의 불휘발성 반도체 기억 장치는 청구 범위 제4항에 기재하는 바와 같이, 제1 기억 수단 및 제2 기억 수단중 어느 한 쪽에 데이타치를 기억할 수 없는 불량이 있는 경우에, 미리 불량이 있는 어드레스를 기억하는 불량 어드레스 기억 수단(후술하는 실시예의 불량 어드레스 기억 회로(13)에 상당)과, 불량 어드레스 기억 수단에 기억되어 있는 불량 어드레스와 같은 어드레스가 입력된 것을 판정하는 판정 수단(후술하는 실시예의 일치 회로(14)에 상당)을 갖는 구성으로 함으로써, 결정 수단은 상기 판정 수단에 불량 어드레스가 입력되었다고 판정된 경우, 미리 설정되어 있는 고정치를 소정치로 변경하여 제1 및 제2 기억 수단에 기억되어 있는 데이타와의 다수결 연산을 행하며, 불량 데이타를 정정할 수 있게 된다.
이하, 플로팅 게이트중의 전하의 유무에 따라 데이타의 기억과, 다수결에 의한 1 비트 데이타 에러 정정을 행하는 불휘발성 반도체 기억 장치의 실시예를 도면에 기초하여 설명한다.
도 1은 본 발명의 불휘발성 반도체 기억 장치의 구성도를 나타낸다.
도 1에 있어서, 불휘발성 반도체 기억 장치는 제1 메모리 셀 어레이(1), 제2 메모리 셀 어레이(2), 어드레스 버퍼(3), WL 디코더(4), 제1 BL 디코더(5), 제2 BL 디코더(6), 제1 센스 증폭기(7), 제2 센스 증폭기(8), 정정 회로(9) 및 출력 버퍼(10)로 구성되고, 다수결에 의한 1 비트 데이타 에러 정정을 행한다.
제1 메모리 셀 어레이(1)는 메모리 셀 트랜지스터(11), 복수의 메모리 셀 트랜지스터 및 기준 셀(17)로 구성되고, 메모리 셀 트랜지스터내의 플로팅 게이트중의 전하의 유무에 따라 데이타를 기억하는 기능을 갖는다. 또한, 제1 메모리 셀 어레이(1)내의 각 메모리 셀 트랜지스터는, 제어 게이트에는 데이타 독출시에 소정의 전압을 인가하기 위한 워드 라인이 접속하고, 드레인에는 데이타 독출시에 소정의 전압을 인가하며, 드레인 전류를 생성하기 위한 비트 라인이 접속하고, 소스에는 접지가 접속하고 있다. 또한, 기준 셀(17)은 데이타 독출시에 메모리 셀 트랜지스터에 기억되어 있는 데이타치를 판정하기 위한 기준이 되는 기준 전류를 생성한다.
제2 메모리 셀 어레이(2)는 메모리 셀 트랜지스터(12), 복수의 메모리 셀 트랜지스터 및 기준 셀(18)로 구성되고, 제1 메모리 셀 어레이(1)와 동일 어드레스 공간을 가지며, 동일 데이타를 기억할 수 있고, 메모리 셀 트랜지스터내의 플로팅 게이트중의 전하의 유무에 따라 데이타를 기억하는 기능을 갖는다. 또한, 제2 메모리 셀 어레이(2)내의 각 메모리 데이타의 접속은 제1 메모리 셀 어레이(1)내의 각 메모리 셀 트랜지스터의 접속과 동일하다. 또한, 기준 셀(18)은 데이타 독출시에 트랜지스터에 기억되어 있는 데이타치를 판정하기 위한 기준이 되는 기준 전류를 생성한다.
어드레스 버퍼(3)는 독출 및 기록시의 어드레스를 수신하는 기능을 갖는다.
WL 디코더(4)는 어드레스 버퍼(3)에서 수신하는 어드레스를 디코드하여 대상이 되는 메모리 셀 트랜지스터의 제어 게이트에 인가하는 전압을 생성하는 기능을 갖는다.
제1 BL 디코더(5)는 어드레스 버퍼(3)에서 수신하는 어드레스를 디코드하여 대상이 되는 메모리 셀 트랜지스터의 드레인에 인가하는 전압을 생성하는 기능을 갖는다.
제2 BL 디코더(6)는 제1 BL 디코더(5)와 동일하게 어드레스 버퍼(3)에서 수신하는 어드레스를 디코드하여 대상이 되는 메모리 셀 트랜지스터의 드레인에 인가하는 전압을 생성하는 기능을 갖는다.
제1 센스 증폭기(7)는 독출 대상이 되는 메모리 셀 트랜지스터에 흐르는 드레인 전류와 기준 셀(17)로부터의 기준 전류를 비교하여 그 메모리 셀 트랜지스터가 기억하고 있는 데이타치를 검출하는 기능을 갖는다.
제2 센스 증폭기(8)는 독출 대상이 되는 메모리 셀 트랜지스터에 흐르는 드레인 전류와 기준 셀(18)로부터의 기준 전류를 비교하여, 그 메모리 셀 트랜지스터가 기억하고 있는 데이타치를 검출하는 기능을 갖는다.
정정 회로(9)는 제1 센스 증폭기(7) 및 제2 센스 증폭기(8)에서 검출한 데이타치와 미리 설정되어 있는 소정의 고정치의 다수결을 실행하여 출력하는 데이타를 결정하는 기능을 갖는다.
출력 버퍼(10)는 정정 회로(9)에서 결정한 데이타를 출력하는 기능을 갖는다.
본 발명의 불휘발성 반도체 기억 장치는 종래와 동일하게 메모리 셀 트랜지스터내의 플로팅 게이트중의 전자의 유무에 따라 데이타의 기억을 행하고 있다.
예컨대, 메모리 셀 트랜지스터(11)에 '0'을 기억하고 있는 경우, 플로팅 게이트는 주입되어 있는 전자에 의해 부로 대전하고, 메모리 셀 트랜지스터(11)의 제어 게이트와 드레인에 전압을 인가하여도 트랜지스터의 임계치 전압이 크기 때문에 드레인 전류가 거의 흐르지 않는다.
한편, 메모리 셀 트랜지스터(11)에 '1'을 기억하고 있는 경우, 플로팅 게이트에는 전자가 거의 주입되어 있지 않기 때문에, 메모리 셀 트랜지스터(11)의 제어 게이트와 드레인에 전압을 인가하면, 임계 전압이 작아져서 드레인 전류가 흐른다.
상기 메모리 셀 트랜지스터(11)의 동작에 기초하여 불휘발성 반도체 기억 장치는 데이타의 독출 동작을 행하고 있다.
본 발명의 불휘발성 반도체 기억 장치로부터 예컨대, 제1 메모리 셀 어레이내의 메모리 셀 트랜지스터(11)에 기억되어 있는 데이타를 독출하는 동작을 이하에 설명한다.
어드레스 버퍼(3)에 메모리 셀 트랜지스터(11)에 할당되어 있는 어드레스가 입력되면, WL 디코더(4)와 제1 BL 디코더(5)는 그 어드레스를 디코드하여 복수의 워드 라인 및 비트 라인으로부터, 예컨대, 독출의 대상이 되는 메모리 셀 트랜지스터(11)와 접속하는 워드 라인 및 비트 라인을 선택한다. 이 때, 동시에 제2 BL 디코더(6)에서는 그 어드레스를 디코드하여 복수의 워드 라인 및 비트 라인으로부터, 예컨대, 독출의 대상이 되는 메모리 셀 트랜지스터(11)와 동일한 어드레스 공간을 갖는 메모리 셀 트랜지스터(12)와 접속하는 워드 라인 및 비트 라인을 선택하고 있다.
여기에서, WL 디코더(4)에서 선택된 워드 라인에 접속하는 메모리 셀 트랜지스터(11)의 제어 게이트에 전압을 인가하고, 또 제1 BL 디코더(5)에서 선택된 비트 라인에 접속하는 메모리 셀 트랜지스터(11)의 드레인에 전압을 인가함으로써, 제1 메모리 셀 어레이(1)의 비트 라인에 드레인 전류가 흐른다. 또한, 동시에 제2 BL 디코더(6)에서 선택된 비트 라인에 접속하는 메모리 셀 트랜지스터(12)의 드레인에 전압을 인가함으로써, 제2 메모리 셀 어레이(2)의 비트 라인에 드레인 전류가 흐른다.
이 때, 제1 BL 디코더(5)에서 선택된 비트 라인 및 제2 BL 디코더(6)에서 선택된 비트 라인에는 각각 메모리 셀 트랜지스터(11), 메모리 셀 트랜지스터(12) 이외에 복수의 메모리 셀 트랜지스터가 접속되어 있지만, 그들 메모리 셀 트랜지스터는 워드 라인이 선택되어 있지 않기 때문에, 메모리 셀 트랜지스터(11) 및 메모리 셀 트랜지스터(12)의 각각의 드레인 전류에는 영향을 주지 않는다.
제1 센스 증폭기(7)는 메모리 셀 트랜지스터(11)의 드레인 전류와 데이타 독출시에 기준 셀(17)에 흐르는 소정의 기준 전류를 비교함으로써, 메모리 셀 트랜지스터(11)에 기억되어 있는 데이타치로서 '0'이 기억되어 있는지 또는 '1'이 기억되어 있는지를 검출한다.
또한, 기준 전류는 예컨대, 도 10과 같이, 기준 셀(17)의 제어 게이트에 인가되는 전압에 비례하여 흐르는 전류이다. 제1 센스 증폭기(7)에서는 예컨대, 도 10과 같이, 독출 레벨로서의 전압을 제어 게이트에 인가했을 때의 메모리 셀 트랜지스터(11)의 드레인 전류와 그 때의 기준 전류를 비교하여 메모리 셀 트랜지스터(11)의 드레인 전류가 기준 전류보다 큰 경우에 '1'이 기억되어 있는 것으로 검출하고, 메모리 셀 트랜지스터(11)의 드레인 전류가 기준 전류보다 작은 경우에 '0'이 기억되어 있는 것으로 검출한다.
또한, 동시에 제2 센스 증폭기(8)는 메모리 셀 트랜지스터(12)의 드레인 전류와 데이타 독출시에 기준 셀(18)에 흐르는 소정의 기준 전류를 비교함으로써, 메모리 셀 트랜지스터(12)에 기억되어 있는 데이타치로서 '0'이 기억되어 있는지 또는 '1'이 기억되어 있는지를 검출한다.
또한, 기준 전류는 제1 메모리 셀 어레이(1)와 동일하게, 예컨대, 도 10과 같이, 기준 셀(18)의 제어 게이트에 인가되는 전압에 비례하여 흐르는 전류이다. 제2 센스 증폭기(8)에서도 제1 메모리 셀 어레이(1)와 동일하게, 예컨대, 도 10과 같이, 독출 레벨로서의 전압을 제어 게이트에 인가했을 때의 메모리 셀 트랜지스터(12)의 드레인 전류와 그 때의 기준 전류를 비교하여 메모리 셀 트랜지스터(12)의 드레인 전류가 기준 전류보다 큰 경우에 '1'이 기억되어 있는 것으로 검출하고, 메모리 셀 트랜지스터(12)의 드레인 전류가 기준 전류보다 작은 경우에 '0'이 기억되어 있는 것으로 검출한다.
따라서, 본 발명의 불휘발성 반도체 기억 장치에서는 제1 센스 증폭기(7) 및 제2 센스 증폭기(8)의 검출 결과에 기초하여 출력 버퍼(10)로부터 데이타가 독출되게 된다.
그런데, 플로팅 게이트를 이용한 불휘발성 반도체 기억 장치는 메모리 셀 트랜지스터(11)에 기억되어 있는 데이타를 독출하는 경우에, 예컨대, 메모리 셀 트랜지스터(11) 이외의 동일 비트 라인상의 메모리 셀 트랜지스터가 '1'을 기억하고 있으면, 과잉 소거 때문에, 메모리 셀 트랜지스터(11) 이외의 메모리 셀 트랜지스터에도 드레인 전류가 흐르는 경우가 있다. 동일하게 메모리 셀 트랜지스터(12)에 기억되어 있는 데이타를 독출하는 경우에, 예컨대, 메모리 셀 트랜지스터(12) 이외의 동일 비트 라인상의 메모리 셀 트랜지스터가 '1'을 기억하고 있으면, 메모리 셀 트랜지스터(12) 이외의 메모리 셀 트랜지스터에도 드레인 전류가 흐르는 경우가 있다.
이로 인해, 제1 메모리 셀 어레이(1)의 비트 라인을 흐르는 전류에는 대상이 되는 메모리 셀 트랜지스터(11)의 드레인 전류 이외에, 과잉 소거된 메모리 셀 트랜지스터의 드레인 전류가 포함되어 드레인 전류는 증가한다. 또한, 동일하게 제2 메모리 셀 어레이(2)의 비트 라인을 흐르는 전류에도 대상이 되는 메모리 셀 트랜지스터(12)의 드레인 전류 이외에, 과잉 소거된 메모리 셀 트랜지스터의 드레인 전류가 포함되어 드레인 전류는 증가한다. 따라서, 메모리 셀 트랜지스터(11) 및 메모리 셀 트랜지스터(12)에 '0' 또는 '1'이 기억되어 있는 경우, 각각의 비트 라인을 흐르는 드레인 전류는 도 11과 같이 드레인 전류가 커지는 방향으로 어긋나게 된다.
기준 셀(17) 및 기준 셀(18)을 흐르는 기준 전류는 이 어긋남을 고려하여, 예컨대, 도 10과 같이 '1'을 기억한 각 메모리 셀 트랜지스터의 드레인 전류측에 가까운 값으로 미리 설정되어 있다.
상기와 같은 본 발명의 불휘발성 반도체 기억 장치는 기준 전류가 도 10과 같이, '1'을 기억한 메모리 셀 트랜지스터의 드레인 전류측에 가까운 값으로 미리 설정되어 있기 때문에, 차지 이득에 의해, 예컨대, 메모리 셀 트랜지스터(11) 및 메모리 셀 트랜지스터(12)에 기억되어 있는 '1'에 데이타 에러가 발생하고, 제1 센스 증폭기(7) 및 제2 센스 증폭기(8)에서 '0'으로 검출하는 경우가 있다. 또한, 차지 이득이란 시간의 경과에 따라 플로팅 게이트중의 전자가 증가하는 상태를 말한다.
그래서, 불휘발성 반도체 기억 장치의 신뢰성을 향상시키는 방법으로서, 정정 회로(9)는 제1 센스 증폭기(7) 및 제2 센스 증폭기(8)로부터의 데이타와 소정의 고정치에 기초하여 에러가 있는 데이타의 정정을 행한다.
여기에서, 1 비트 데이타의 에러 정정 방법을 도 2, 도 3, 도 4, 도 5 및 도 6에 따라서 구체적으로 설명한다. 예컨대, 도 2에 도시된 바와 같이, 제1 센스 증폭기(7)와 제2 센스 증폭기(8)는 소정의 고정치를 정정 회로(9)로서의 다수결 회로(21)에 입력하고, 다수결 회로(21)에 의해 결정되는 출력 데이타를 불휘발성 반도체 기억 장치의 출력 데이타로 한다.
기준 전류를 도 10과 같이, 데이타 '1'을 기억한 메모리 셀 트랜지스터의 드레인 전류측에 가까운 값으로 미리 설정한 경우, 차지 이득에 의해, 예컨대, 메모리 셀 트랜지스터(11) 및 메모리 셀 트랜지스터(12)에 기억되어 있는 데이타의 '1'에 데이타 에러가 발생하고, 제1 센스 증폭기(7) 및 제2 센스 증폭기(8)에서 '0'으로 검출하는 경우에는 있지만, '0'을 '1'로 검출하는 경우에는 없다. 이 경우, 데이타의 에러에는 '1'→'0'이라는 방향성을 갖게 할 수 있게 되고, '1'은 에러가 발생할 가능성이 있는 데이타로서 판단할 수 있으며, '0'은 에러가 발생할 가능성이 없는 데이타로서 판단할 수 있다.
이로 인해, 에러를 정정할 필요가 있는 것은 데이타의 '1'뿐이고, 이 '1'을 다수결 회로(21)에 입력하는 소정의 고정치로서 미리 설정하면, 메모리 셀 트랜지스터(11) 및 메모리 셀 트랜지스터(12)에 데이타 '1'이 기억되어 있는 경우, 어느 한 쪽의 데이타의 '1'에 데이타 에러가 발생하고, 제1 센스 증폭기(7) 또는 제2 센스 증폭기(8)에서 '0'으로 검출되어도 다수결 회로(21)에서 다수결을 실행함으로써 출력 데이타로서 '1'을 얻을 수 있다. 또한, 메모리 셀 트랜지스터(11) 및 메모리 셀 트랜지스터(12)에 데이타 '0'이 기억되어 있는 경우에는 제1 센스 증폭기(7) 또는 제2 센스 증폭기(8)에서 '1'로 검출되는 경우에는 없으므로, 고정치 '1'을 포함하여 다수결을 실행하여도 출력 데이타로서 '0'이 얻어진다.
고정치가 '1'인 경우, 다수결 회로(21)에서는, 예컨대, 도 5에 도시된 바와 같이, 제1 센스 증폭기(7), 제2 센스 증폭기(8)로부터의 출력이 각각 '00'일 때, 출력 데이타로서 '0'을 출력하고, '01', '10', '11'일 때, 출력 데이타로서 '1'을 출력하며, 이 논리는 도 3과 같이 제1 센스 증폭기(7), 제2 센스 증폭기(8)로부터의 출력 데이타를 입력으로 하는 OR 게이트(22)로 구성할 수 있다. 이와 같이, 에러가 있는 상태로 출력할 가능성이 있는 데이타 '1'을 고정치로서 미리 설정함으로써, 데이타의 에러 정정을 할 수 있게 된다.
또한, 기준 전류를 예컨대, 데이타 '0'을 기억한 메모리 셀 트랜지스터의 드레인 전류측에 가까운 값으로 미리 설정한 경우에는, 차지 손실에 의해, 예컨대, 메모리 셀 트랜지스터(11) 및 메모리 셀 트랜지스터(12)에 기억되어 있는 데이타의 '0'에 데이타 에러가 발생하고, 제1 센스 증폭기(7) 및 제2 센스 증폭기(8)에서 '1'로 검출하는 경우에는 있지만, '1'을 '0'으로 검출하는 경우에는 없다. 이 경우, 데이타의 에러에는 '0'→'1'이라는 방향성을 갖게 할 수 있게 되고, '0'은 에러가 발생할 가능성이 있는 데이타로서 판단할 수 있으며, '1'은 에러가 발생할 가능성이 없는 데이타로서 판단할 수 있다. 또한, 차지 손실이란 시간의 경과에 따라 플로팅 게이트중의 전자가 감소하는 상태를 말한다.
이로 인해, 에러를 정정할 필요가 있는 것은 데이타의 '0'뿐이고, 이 '0'을 다수결 회로(21)에 입력하는 소정의 고정치로서 미리 설정하면, 메모리 셀 트랜지스터(11) 및 메모리 셀 트랜지스터(12)에 데이타 '0'이 기억되어 있는 경우, 어느 한 쪽의 데이타의 '0'에 데이타 에러가 발생하고, 제1 센스 증폭기(7) 또는 제2 센스 증폭기(8)에서 '1'로 검출되어도 다수결 회로(21)에서 다수결을 실행함으로써 출력 데이타로서 '0'을 얻을 수 있다. 또한, 메모리 셀 트랜지스터(11) 및 메모리 셀 트랜지스터(12)에 데이타 '1'이 기억되어 있는 경우에는, 제1 센스 증폭기(7) 또는 제2 센스 증폭기(8)에서 '0'으로 검출되는 경우에는 없으므로, 고정치 '0'을 포함하여 다수결을 실행하여도 출력 데이타로서 '1'이 얻어진다.
고정치가 '0'인 경우, 다수결 회로(21)에서는, 예컨대, 도 6에 도시된 바와 같이, 제1 센스 증폭기(7), 제2 센스 증폭기(8)로부터의 출력이 각각 '11'일 때, 출력 데이타로서 '1'을 출력하고, '00', '01', '10'일 때, 출력 데이타로서 '0'을 출력하며, 이 논리는 도 4와 같이 제1 센스 증폭기(7), 제2 센스 증폭기(8)로부터의 출력 데이타를 입력으로 하는 AND 게이트(23)로 구성할 수 있다. 이와 같이, 에러가 있는 상태로 출력할 가능성이 있는 데이타 '0'을 고정치로서 미리 설정함으로써, 데이타의 에러 정정이 가능해진다. 또한, 상기에서 설명한 본 발명의 불휘발성 반도체 기억 장치는 제1 센스 증폭기(7) 및 제2 센스 증폭기(8)의 출력과 소정의 고정치의 다수결에 의해 데이타의 에러 정정을 행하고 있지만, 데이타의 정정은 다수결에 의한 결정에 한정되는 것이 아니라, 소정의 고정치를 다른 한 쪽의 값으로 설정함으로써, 적은 쪽을 출력 데이타로서 결정할 수도 있다.
본 발명의 불휘발성 반도체 기억 장치에 의한 출력 데이타의 에러 정정을 이용하면, 종래의 불휘발성 반도체 기억 장치와 비교하여 다음과 같은 효과를 얻을 수 있다.
종래의 불휘발성 반도체 기억 장치가 어느 시험 사용 기간의 경과후에 1개의 메모리 셀 트랜지스터에 차지 이득에 의한 데이타 에러를 일으킬 확률을 p=1*10-8로 하면, 데이타 에러를 일으키지 않을 확률은 1-p가 되고, A bit의 메모리 셀 어레이에서 1개의 메모리 셀 트랜지스터도 데이타 에러를 일으키지 않을 확률은 (1-p)A가 된다. 따라서, A bit의 메모리 셀 트랜지스터로 적어도 1개의 메모리 셀 트랜지스터가 데이타 에러를 일으킬 고장률 Pl은 수학식 1과 같이 표시된다.
또한, 본 발명의 불휘발성 반도체 기억 장치가 어느 시험 사용 기간의 경과후에, 동일 어드레스에 존재하는 메모리 셀 트랜지스터가 모두 데이타 에러를 일으킬 확률을 P2으로 하면, 동일 어드레스에 존재하는 메모리 셀 트랜지스터내의 적어도 한 쪽이 데이타 에러를 일으키지 않을 확률은 1-P2이 되고, 2개의 A bit의 메모리 셀 어레이중의 모든 동일 어드레스에서, 메모리 셀 트랜지스터의 적어도 한 쪽이 데이타 에러를 일으키지 않을 확률은 (1-P2)A이 된다. 따라서, 2개의 A bit의 메모리 셀 어레이중의 적어도 1개의 동일 어드레스에서, 각각의 메모리 셀 트랜지스터가 모두 데이타 에러를 일으킬 고장률 P2은 수학식 2와 같이 표시된다.
상기 고장률 P1, P2에 기초하여, 종래의 불휘발성 반도체 기억 장치와 본 발명의 불휘발성 반도체 기억 장치를 비교하면, A=1 Mbit의 경우, A=1 Gbit의 경우, 본 발명에 따른 출력 데이타의 에러 정정을 행하면 고장률은 격감한다.
P2=1.16*10-10
P2=1.19*10-7
다음에, 상기 출력 데이타의 에러의 정정에 추가하여, 동일 어드레스 공간을 갖는 메모리 셀 트랜지스터의 어느 한 쪽에 데이타치를 기억할 수 없는 불량이 있는 경우의 출력 데이타에 발생한 에러를 1 비트 단위로 정정하는 불휘발성 반도체 기억 장치의 실시예를 도면에 기초하여 설명한다.
도 7은 본 발명의 불휘발성 반도체 기억 장치의 구성도를 나타낸다.
도 7에 있어서, 불휘발성 반도체 기억 장치는 제1 메모리 셀 어레이(1), 제2 메모리 셀 어레이(2), 어드레스 버퍼(3), WL 디코더(4), 제1 BL 디코더(5), 제2 BL 디코더(6), 제1 센스 증폭기(7), 제2 센스 증폭기(8), 불량 어드레스 기억 회로(13), 일치 회로(14), 정정 회로(15) 및 출력 버퍼(10)로 구성되고, 불량 메모리 셀 트랜지스터로부터의 출력 데이타에 발생한 에러를 다수결에 의해 1 비트 단위로 정정한다. 또한, 도 1을 이용하여 설명한 불휘발성 반도체 기억 장치와 동일한 구성 및 기능에 대해서는 동일한 부호를 붙여서 설명을 생략한다.
불량 어드레스 기억 회로(13)는 데이타치를 기억할 수 없는 불량 메모리 셀 트랜지스터의 어드레스를 기억하는 기능을 갖는다.
일치 회로(14)는 미리 설정되어 있는 불량 메모리 셀 트랜지스터의 어드레스와 입력 어드레스를 비교하여 각 어드레스가 일치했을 경우에 일치 플래그를 생성하는 기능을 갖는다.
정정 회로(15)는 일치 회로(14)에서 생성하는 일치 플래그에 기초하여 미리 설정되어 있는 고정치를 소정의 값으로 변경하고, 제1 센스 증폭기(7) 및 제2 센스 증폭기(8)에서 검출한 데이타치와 변경한 소정의 고정치의 다수결을 실행하여 출력하는 데이타를 결정하는 기능을 갖는다.
상기한 바와 같이 구성되는 불휘발성 반도체 기억 장치가 출력 데이타를 정정하는 처리 동작을 도 8에 기초하여 설명한다. 또한, 미리 불량 어드레스 기억 회로(13)에는 데이타를 기억할 수 없는 메모리 셀 트랜지스터로서, 예컨대, 메모리 셀 트랜지스터(11)의 어드레스가 기억되어 있는 것으로 한다. 또한, 메모리 셀 트랜지스터(11)와 동일한 어드레스 공간을 갖는 메모리 셀 트랜지스터는 메모리 셀 트랜지스터(12)로 한다.
동일한 어드레스 공간을 갖는 메모리 셀 트랜지스터(11)와 메모리 셀 트랜지스터(12)에 데이타 '1'을 기록하는 동작을 행하였지만, 어느 한 쪽의 메모리 셀 트랜지스터에 불량이 발생하여 각각 기록된 데이타가 '10' 또는 '01'이 된 것으로 한다. 그 때, 도 1의 불휘발성 반도체 기억 장치에 의해 이 데이타를 독출하면, 고정치가 '0'인 경우에는 도 6에 나타낸 바와 같은 다수결의 결과, 데이타 '0'이 출력 데이타로서 출력되고, 고정치가 '1'인 경우에는 도 6에 나타낸 바와 같은 다수결의 결과, 데이타 '1'이 출력 데이타로서 출력된다. 이와 같이 고정치가 '0'인 경우에는 잘못된 데이타 '0'이 독출되고 있다.
그래서, 본 실시예에서는 데이타 독출시 어드레스가 입력되면, 일치 회로(14)는 불량 어드레스 기억 회로(13)에 기억되어 있는 불량 어드레스와 입력 어드레스가 일치하는지의 여부를 비교하고, 일치했을 경우에, 예컨대, 일치 플래그를 '1'로서 정정 회로(15)에 통지한다.
통지를 받은 정정 회로(15)에서는 출력 데이타로서 '1'을 출력하도록 고정치를 '0'에서 '1'로 변경하는 처리를 실행한다. 즉, 제1 센스 증폭기(7) 및 제2 센스 증폭기(8)의 출력인 각각 '01' 또는 '10'과, 고정치 '1'의 다수결을 실행한다. 이 논리는 도 8과 같이 제1 센스 증폭기(7), 제2 센스 증폭기(8)로부터의 출력 데이타를 입력으로 하는 OR 게이트(24)로 구성할 수 있고, 선택 회로(26)는 동일 어드레스 공간을 갖는 메모리 셀 트랜지스터의 어느 한 쪽에 데이타 '1'을 기억할 수 없는 불량이 발생했을 경우에 OR 게이트(24)의 출력 데이타를 선택한다.
이와 같이, 동일 어드레스 공간을 갖는 메모리 셀 트랜지스터의 어느 한 쪽에 데이타 '1'을 기억할 수 없는 불량이 발생했을 경우에도 고정치를 변경함으로써 데이타의 에러 정정을 할 수 있게 된다.
한편, 동일한 어드레스 공간을 갖는 메모리 셀 트랜지스터(11)와 메모리 셀 트랜지스터(12)에 데이타 '0'을 기록하는 동작을 행하였지만, 어느 한 쪽의 메모리 셀 트랜지스터에 불량이 발생하고, 각각에 기록된 데이타가 '10' 또는 '01'로 된 것으로 한다. 그 때, 도 1의 불휘발성 반도체 기억 장치에 의해 이 데이타를 독출하면, 고정치가 '0'인 경우에는 도 6에 나타낸 바와 같은 다수결의 결과, 데이타 '0'이 출력 데이타로서 출력되고, 고정치가 '1'인 경우에는 도 6에 나타낸 바와 같은 다수결의 결과, 데이타 '1'이 출력 데이타로서 출력된다. 이와 같이 고정치가 '1'인 경우에는 잘못된 데이타 '1'이 독출되고 있다.
그래서, 본 실시예에서는 데이타 독출시 어드레스가 입력되면, 일치 회로(14)는 불량 어드레스 기억 회로(13)에 기억되어 있는 불량 어드레스와, 입력 어드레스가 일치하는지의 여부를 비교하여 일치했을 경우에, 예컨대, 일치 플래그를 '1'로서 정정 회로(15)에 통지한다.
통지를 받은 정정 회로(15)에서는 출력 데이타로서 '0'을 출력하도록 고정치를 '1'에서 '0'으로 변경하는 처리를 실행한다. 즉, 제1 센스 증폭기(7) 및 제2 센스 증폭기(8)의 출력인 각각 '01' 또는 '10'과 고정치 '0'의 다수결을 실행한다. 이 논리는 도 8과 같이 제1 센스 증폭기(7), 제2 센스 증폭기(8)로부터의 출력 데이타를 입력으로 하는 AND 게이트(25)로 구성할 수 있고, 선택 회로(26)는 동일 어드레스 공간을 갖는 메모리 셀 트랜지스터의 어느 한 쪽에 데이타 '0'을 기억할 수 없는 불량이 발생했을 경우에 AND 게이트(25)의 출력 데이타를 선택한다.
이와 같이, 동일 어드레스 공간을 갖는 메모리 셀 트랜지스터의 어느 한 쪽에 데이타 '0'을 기억할 수 없는 불량이 발생했을 경우에도 고정치를 변경함으로써 데이타의 에러 정정을 할 수 있게 된다.
또한, 상기에서 설명한 본 발명의 불휘발성 반도체 기억 장치는 제1 센스 증폭기(7) 및 제2 센스 증폭기(8)의 출력과 소정의 고정치의 다수결에 의해 데이타의 에러 정정을 행하고 있지만, 데이타의 정정은 다수결에 의한 결정에 한하지 않고, 소정의 고정치를 다른 한 쪽의 값으로 설정함으로써, 적은 쪽을 출력 데이타로서 결정할 수도 있다.
상술한 바와 같이, 본 발명의 불휘발성 반도체 기억 장치에 의하면, 2개의 메모리 셀 어레이와 미리 설정되는 소정의 고정치와의 다수결을 실행하기 때문에, 칩의 면적을 증대시키지 않고 출력 데이타의 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 데이타에 발생한 에러를 1 비트 단위로 정정하는 기능을 갖는 불휘발성 반도체 기억 장치에 있어서,
    동일한 데이타를 기억하는 제1 및 제2 기억 수단과;
    제1 및 제2 기억 수단에 기억되어 있는 데이터와, 미리 설정되는 소정의 고정치에 기초하여 출력 데이타를 결정하는 결정 수단을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 데이타에 발생할 가능성이 있는 에러에 방향성이 있는 경우,
    상기 고정치는 데이타 에러가 발생할 가능성이 높은 쪽의 데이타치로 하고,
    결정 수단은 상기 고정치와 제1 및 제2 기억 수단에 기억되어 있는 데이타의 다수결 연산을 행하여 데이타의 방향성이 있는 에러를 정정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 데이타에 발생할 가능성이 있는 에러에 소정의 방향성을 갖게 했을 경우,
    상기 고정치는 데이타 에러가 발생하는 쪽의 데이타치로 하고,
    결정 수단은 상기 고정치와 제1 및 제2 기억 수단에 기억되어 있는 데이타의 다수결 연산을 행하여 데이타의 방향성이 있는 에러를 정정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 제1 기억 수단 및 제2 기억 수단중 어느 한 쪽에 데이타치를 기억할 수 없는 불량이 있는 경우에, 미리 불량이 있는 어드레스를 기억하는 불량 어드레스 기억 수단과,
    불량 어드레스 기억 수단에 기억되어 있는 불량 어드레스와 같은 어드레스가 입력된 것을 판정하는 판정 수단을 가지며,
    결정 수단은 상기 판정 수단에 불량 어드레스가 입력되었다고 판정했을 경우, 미리 설정되어 있는 고정치를 소정치로 변경하여 제1 및 제2 기억 수단에 기억되어 있는 데이타와의 다수결 연산을 행하고, 불량 데이타를 정정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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