KR19990018194A - Address change detection circuit - Google Patents
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Abstract
본 발명은 어드레스변화검출회로(Address Transition Detection Circuit)에 관한 것으로서, 구체적으로는 저전압/저전력(Low-Voltage/Low-Power) 반도체 소자에 적용이 가능한 어드레스변화검출회로에 관한 것으로, 1단의 N형의 패스 트랜지스터(240,250)를 사용하여 검출신호Φ(ai)를 생성하게 되며, 저전압 스윙으로 빠르게 검출신호 Φ(ai)를 생성 할 수 있어 고속으로 동작하는 경우에 적용이 가능하며, 저전압/저전력으로 동작하는 경우에도 적용이 가능하다. 또한 종래와 달리 사용되는 트랜지스터의 수가 감소되어 탑재 면적을 축소할 수 도 있게 된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an address change detection circuit, and more particularly, to an address change detection circuit applicable to a low voltage / low power semiconductor device. The detection signal Φ (ai) is generated by using the pass transistors 240 and 250 of the type, and the detection signal Φ (ai) can be generated quickly by a low voltage swing, so that it can be applied when operating at high speed, and can be applied at low voltage / low power. It can also be applied when operating as. In addition, unlike the related art, the number of transistors used may be reduced, thereby reducing the mounting area.
Description
본 발명은 어드레스변화검출회로(Address Transition Detection Circuit)에 관한 것으로서, 구체적으로는 저전압/저전력(Low-Voltage/Low-Power) 반도체 소자에 적용이 가능한 어드레스변화검출회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an address change detection circuit, and more particularly, to an address change detection circuit applicable to a low voltage / low power semiconductor device.
반도체 기술의 급속한 발전 및 ASIC(Application Specific Integrated Circuit) 기술의 발전에 따라 여러 시스템에서 해당 시스템에 구비되는 각 부분들을 하나의 칩에 시스템을 집적화하는 시스템온칩(System-On-Chip)화가 가속화되고 있다.With the rapid development of semiconductor technology and the development of application specific integrated circuit (ASIC) technology, the system-on-chip (acceleration) of system-in-chip that integrates each part of the system in one system in one chip is accelerating. .
이러한 추세와 더블어 해당 칩들에 의한 전력 소비가 문제로 제시되고 있어 반도체 칩들의 저전압/저전력화가 주요과제로 대두되고 있다. 특히 배터리를 사용하는 휴대용 제품의 경우에는 휴대 사용 시간을 연장시키기 위한 방법으로 고용량의 배터리에 대한 연구도 심화되고 있지만, 더불어 저전압/저전력 반도체 소자의 개발에도 관심이 증가되고 있다. 특히, 반도체 메모리의 경우에도 저전압/저전력 특성을 갖는 메모리의 개발이 필요하게 되었고, 이를 위해 어드레스변화검출(Address Transition Detection; ATD)을 위한 회로가 개발되어 제공되고 있다.As the trend and the power consumption by the corresponding chips have been presented as a problem, the low voltage / low power of the semiconductor chips has emerged as a major challenge. In particular, in the case of portable products using batteries, research on high-capacity batteries has been intensified as a method for prolonging the portable use time, but there is also increasing interest in the development of low-voltage / low-power semiconductor devices. In particular, in the case of a semiconductor memory, it is necessary to develop a memory having a low voltage / low power characteristic, and for this, a circuit for address transition detection (ATD) has been developed and provided.
메모리의 설계시에 워드라인(word-line), 균등화(equalization) 및 센싱(sensing)에 대한 차등시간신호(different timing signal)를 생성하기 위해 어드레스 변화를 검출하는 방법이 필요하다. 이러한 경우에 사용되는 회로가 상기 어드레스변화검출회로이며, 이 회로는 메모리의 동작전력(active power)을 감소시키는데 중요한 역할을 수행한다.In designing a memory, there is a need for a method of detecting address changes to generate differential timing signals for word-line, equalization and sensing. The circuit used in this case is the address change detection circuit, which plays an important role in reducing the active power of the memory.
도1은 종래의 어드레스변화검출회로의 일 예로 풀 CMOS형(Full CMOS type)의 경우의 회로도이다.1 is a circuit diagram of a full CMOS type as an example of a conventional address change detection circuit.
도1에 도시된 바와 같이, 풀 CMOS형의 경우 어드레스변화검출회로는 어드레스신호 ai를 입력받아 반전하는 인버터(110)와, 상기 어드레스신호 ai를 지연시켜 출력하는 제1지연부(120)와, 상기 어드레스신호 ai 및 상기 제1지연부(120)의 출력을 NOR 연산하여 출력하는 제1 NOR게이트(130)와, 상기 인버터(110)의 출력을 지연하여 출력하는 제2지연부(130)와, 상기 인버터(110)의 출력 및 상기 제2지연부(130)의 출력을 NOR 연산하여 출력하는 제2 NOR게이트(150)와, 상기 제1 및 제2 NOR게이트(130,150)의 출력을 NOR 연산하여 출력하는 제3 NOR게이트(160)를 포함하여 구성된다.As shown in FIG. 1, in the full CMOS type, the address change detection circuit includes an inverter 110 that receives and inverts an address signal ai, a first delay unit 120 that delays and outputs the address signal ai; A first NOR gate 130 for performing an NOR operation on the address signal ai and the output of the first delay unit 120, and a second delay unit 130 for delaying and outputting the output of the inverter 110; A second NOR gate 150 for NOR operation of the output of the inverter 110 and the output of the second delay unit 130, and an NOR operation of the outputs of the first and second NOR gates 130 and 150. And a third NOR gate 160 to be output.
상기와 같이 구성된 어드레스변화검출회로는 입력되는 상기 어드레스신호 ai의 변화를 검출하여 검출신호Φ(ai)을 출력한다. 이때, 상기 검출신호 Φ(ai)을 발생하기 위해 상기 제1 내지 제3 NOR게이트(130,150,160)로 구성된 2단의 NOR게이트가 사용되었다. 그런데 이러한 경우, 진행변화(process variation)에 따른 이상(glitch)이 발생할 수도 있게 된다. 따라서 안정적으로 상기 검출신호 Φ(ai)를 발생할 수 없는 경우도 있게 된다. 또한 상기 제1 내지 제3 NOR게이트(130,150,160)의 경우 2입력 NOR게이트를 사용하고 있고, 이는 통상 2입력 NOR게이트는 4개의 트랜지스터로 구성되므로 전체적으로는 16개의 트래지스터를 사용하게 된다.The address change detection circuit configured as described above detects a change in the input address signal ai and outputs a detection signal .phi. (Ai). In this case, two-stage NOR gates consisting of the first to third NOR gates 130, 150, and 160 are used to generate the detection signal Φ (ai). However, in this case, a glitch may occur due to a process variation. Therefore, there is a case where the detection signal? (Ai) cannot be generated stably. In addition, the first to third NOR gates 130, 150, and 160 use two-input NOR gates. In general, two-input NOR gates are composed of four transistors, and thus, 16 transistors are used as a whole.
이상과 같이 종래의 어드레스변화검출회로의 경우는 저전압 반도체 소자에 적용시 저전압 스윙(Low Voltage Swing)에 부적합하며, 전력 소비도 많은 문제점이 있었다. 더욱이 사용되는 트랜지스터가 비교적 많아 해당 면적을 많이 차지하게 되는 문제점도 발생하였다.As described above, the conventional address change detection circuit is not suitable for a low voltage swing when applied to a low voltage semiconductor device, and has a lot of power consumption. In addition, there is a problem that a large number of transistors are used to occupy a large area.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 저전압 스윙에 적합하며, 저전압/저전력의 반도체 칩에 적합한 어드레스변화 검출회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide an address change detection circuit suitable for a low voltage swing and suitable for a low voltage / low power semiconductor chip as proposed to solve the above-mentioned problems.
도1은 종래의 어드레스변화검출회로의 일 예로 풀 CMOS형의 경우의 회로도;1 is a circuit diagram of a full CMOS type as an example of a conventional address change detection circuit;
도2는 본 발명의 바람직한 실시예에 따른 어드레스변화검출회로의 상세 회로도.2 is a detailed circuit diagram of an address change detection circuit according to a preferred embodiment of the present invention.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 메모리에 탑재되어 워드라인(word-line), 균등화(equalization) 및 센싱(sensing)에 대한 차등시간신호(different timing signal)를 생성하기 위한 어드레스변화검출회로는: 입력된 어드레스신호를 반전하여 출력하는 제1반전부와; 상기 어드레스신호를 지연하여 출력하는 제1지연부와; 상기 제1반전부의 출력을 지연하여 출력하는 제2지연부와; 상기 제1지연부의 출력에 응답하여 턴온/턴오프되며, 턴온시에 상기 제1인버터의 출력을 입력받아 출력하는 제1트랜지스터와; 상기 제2지연부의 출력에 응답하여 턴온/턴오프되며, 턴온시에 상기 어드레스신호를 입력받아 출력하는 제2트랜지스터와; 상기 제1,2트랜지스터의 출력을 입력받아 반전하여 출력하는 제2인버터를 포함하여 구성된다.According to a feature of the present invention for achieving the object of the present invention as described above, the differential timing signal for the word line (line), equalization and sensing (mounting) mounted in the semiconductor memory An address change detection circuit for generating C) includes: a first inverting unit for inverting and outputting an input address signal; A first delay unit for delaying and outputting the address signal; A second delay unit for delaying and outputting the output of the first inverting unit; A first transistor that is turned on / off in response to an output of the first delay unit, and receives and outputs an output of the first inverter when turned on; A second transistor that is turned on / off in response to an output of the second delay unit, and receives and outputs the address signal when turned on; And a second inverter that receives the output of the first and second transistors and inverts the output.
이 실시예에 있어서, 전원전압단과 상기 제2인버터의 입력단 사이에 구성되는 전류소비보상수단을 포함하여, 상기 제1, 제2트랜지스터의 전압강하에 의해 상기 제2인버터에 발생되는 직류패스에 의해 전류소비가 발생되는 것을 방지한다.In this embodiment, a current consumption compensation means is provided between the power supply voltage terminal and the input terminal of the second inverter, by a DC pass generated in the second inverter by the voltage drop of the first and second transistors. Prevents current consumption.
이 실시예에 있어서, 상기 전류소비보상수단은 전원전압단과 상기 제2인버터의 입력단 사이에 구성되고, 상기 제2인버터의 출력에 의해 턴온/턴오프되는 트랜지스터를 포함한다.In this embodiment, the current consumption compensation means includes a transistor configured between a power supply voltage terminal and an input terminal of the second inverter, and turned on / off by an output of the second inverter.
이 실시예에 있어서, 상기 트랜지스터는 P형 MOS트랜지스터이다.In this embodiment, the transistor is a P-type MOS transistor.
이 실시예에 있어서, 상기 제1, 제2트랜지스터는 N형 패스 트랜지스터(N-type pass transistor)로 구성된다.In this embodiment, the first and second transistors are composed of N-type pass transistors.
이상과 같은 본 발명에 의하면, 어드레스변화검출회로는 1단의 N형의 패스 트랜지스터를 사용하여 검출신호 Φ(ai)를 생성하게 되며, 저전압 스윙으로 빠르게 검출신호 Φ(ai)를 생성 할 수 있어 고속으로 동작하는 경우에 적용이 가능하며, 저전압/저전력으로 동작하는 경우에도 적용이 가능하다. 또한 종래와 달리 사용되는 트랜지스터의 수가 감소되어 탑재 면적을 축소할 수도 있다.According to the present invention as described above, the address change detection circuit generates the detection signal Φ (ai) by using an N-type pass transistor of one stage, and can quickly generate the detection signal Φ (ai) with a low voltage swing. Applicable when operating at high speed, it is also applicable when operating at low voltage / low power. In addition, unlike the related art, the number of transistors used may be reduced, thereby reducing the mounting area.
(실시예)(Example)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도2는 본 발명의 바람직한 실시예에 따른 어드레스변화검출회로의 상세 회로도이다.2 is a detailed circuit diagram of an address change detection circuit according to a preferred embodiment of the present invention.
도2에 도시된 바와 같이, 본 발명의 신규한 어드레스변화검출회로는 크게 제1 및 제2인버터(210,270)와, 제1 및 제2지연부(220,230)와, 제1 내지 제3트랜지스터(240,250,260)를 포함하여 구성된다. 상기 제1 및 제2트랜지스터(230,240)는 N형 패스 트랜지스터(N-type pass transistor)로 구성되며, 상기 제3트랜지스터(260)는 P형의 MOS트랜지스터로 구성된다.As shown in FIG. 2, the novel address change detection circuit of the present invention includes first and second inverters 210 and 270, first and second delay units 220 and 230, and first to third transistors 240, 250 and 260. It is configured to include). The first and second transistors 230 and 240 are composed of N-type pass transistors, and the third transistor 260 is composed of P-type MOS transistors.
상기 제1인버터(210)는 어드레스신호 ai를 반전하여 출력한다. 상기 제1 및 제2지연부(220,230)는 상기 어드레스신호 ai 및 이의 반전신호를 각기 입력받아 지연하여 출력하며, 이는 상기 제1 및 제2트랜지스터(240,250)의 게이트단자에 입력된다. 상기 제1 및 제2트랜지스터(240,250)는 각기 게이트단자에 입력되는 신호의 전압레벨에 따라 턴온/턴오프(turn on/turn off)되어 상기 어드레스신호 ai 또는 상기 제1인버터(210)의 반전신호가 상기 제2인버터(270)로 입력되어 어드레스 변화를 검출한 검출신호 Φ(ai)가 출력된다.The first inverter 210 inverts and outputs the address signal ai. The first and second delay units 220 and 230 receive and delay the address signal ai and its inverted signal, respectively, and output the delayed signals, which are input to the gate terminals of the first and second transistors 240 and 250, respectively. The first and second transistors 240 and 250 are turned on and off according to voltage levels of the signals input to the gate terminals, respectively, so that the address signal ai or the inverted signal of the first inverter 210 is turned on. Is input to the second inverter 270 to output a detection signal? (Ai) that detects an address change.
이때, 상기 인버터는 상기 제1 및 제2트랜지스터(240,250)의 전압강하에 따라 발생되는 직류패스(DC path)에 의해 불필요한 전류를 소비하게 된다. 그러므로 이를 방지하기 위하여 전원전압단(VDD)과 상기 제2인버터(270)의 입력단 사이에 보상 트랜지스터로 상기 제3트랜지스터(260)를 구성하고, 상기 제2인버터(27)의 출력이 게이트로 입력된다. 그러므로 상기 직류패스에 의한 불필요한 소비전력의 발생을 방지하게 된다.In this case, the inverter consumes unnecessary current by the DC path generated by the voltage drop of the first and second transistors 240 and 250. Therefore, in order to prevent this, the third transistor 260 is configured as a compensation transistor between the power supply voltage terminal VDD and the input terminal of the second inverter 270, and the output of the second inverter 27 is input to the gate. do. Therefore, unnecessary generation of power consumption by the DC path is prevented.
이상과 같은 본 발명에 의하면, 어드레스변화검출회로는 1단의 N형의 패스 트랜지스터를 사용하여 검출신호 Φ(ai)를 생성하게 된다. 그러므로 종래의 풀 CMOS형의 어드레스변화검출회로의 경우에 비하여 저전압 스윙으로 빠르게 검출신호 Φ(ai)를 생성 할 수 있게 된다. 따라서 고속으로 동작하는 경우에 적용이 가능하며, 저전압/저전력으로 동작하는 경우에도 적용이 가능하다. 또한 종래와 달리 사용되는 트랜지스터의 수가 감소되어 탑재 면적을 축소할 수 도 있게 된다.According to the present invention as described above, the address change detection circuit generates the detection signal? (Ai) by using an N-type pass transistor of one stage. Therefore, as compared with the conventional full CMOS type address change detection circuit, it is possible to generate the detection signal? (Ai) faster with a lower voltage swing. Therefore, it can be applied when operating at high speed, and also applicable when operating at low voltage / low power. In addition, unlike the related art, the number of transistors used may be reduced, thereby reducing the mounting area.
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