KR19990017845U

KR19990017845U - Semiconductor package

Info

Publication number: KR19990017845U
Application number: KR2019970030978U
Authority: KR
Inventors: 문기일
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-11-04
Filing date: 1997-11-04
Publication date: 1999-06-05

Abstract

본 고안은 반도체 패키지를 개시한다. 개시된 본 고안에 따른 반도체 패키지는 반도체 칩과 리드들간은 록(LOC) 테이프를 이용하여 접착시키고, 상기 반도체 칩과 리드들간의 전기적 접속은 범프를 이용한다. 이때, 록 테이프에는 범프의 직경과 동일하거나 큰 직경을 갖는 홈이 구비하여 반도체 칩과 리드들간의 접착시에 범프가 홈 내에 위치되도록 한다. 따라서, 반도체 칩과 리드들간을 전기적으로 접속시키는 범프를 외부 영향으로부터 보호하기 위한 별도의 공정이 필요 없기 때문에 어셈블리 공정을 단순화시킬 수 있고, 또한, 범프를 이용하여 반도체 칩과 리드들간을 전기적으로 연결시키기 때문에 전기적 신호의 입·출력 거리를 감소시켜 패키지의 전기적 특성 및 신뢰성을 향상시킬 수 있다.The present invention discloses a semiconductor package. The semiconductor package according to the disclosed subject matter is bonded between the semiconductor chip and the leads using a lock (LOC) tape, and the electrical connection between the semiconductor chip and the leads uses bumps. At this time, the lock tape is provided with a groove having a diameter equal to or larger than that of the bump so that the bump is positioned in the groove at the time of bonding between the semiconductor chip and the leads. Therefore, the assembly process can be simplified because there is no need for a separate process for protecting the bumps electrically connecting the semiconductor chips and the leads from external influences, and the bumps are used to electrically connect the semiconductor chips and the leads. By reducing the input and output distance of the electrical signal, the electrical characteristics and reliability of the package can be improved.

Description

Semiconductor package

본 고안은 반도체 장치에 관한 것으로, 특히, 패키지의 전기적 특성 및 신뢰성을 향상시킨 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor package having improved electrical characteristics and reliability of the package.

일반적으로, 반도체 패키지는 하나의 반도체 칩이 에폭시 수지 등과 같은 몰딩 컴파운드에 의해 봉지되고, 봉지체의 외측으로는 리드 프레임의 아웃 리드가 돌출된 형태이며, 봉지체의 외측으로 돌출된 아웃 리드는 소정 형상으로 절곡됨과 아울러, 회로 패턴이 구비된 기판 상에 실장되어 반도체 칩과 기판 사이의 전기적 신호전달 경로를 이루게 된다.In general, in a semiconductor package, one semiconductor chip is encapsulated by a molding compound such as an epoxy resin, and the outer lead of the lead frame is protruded to the outside of the encapsulation member. In addition to being bent in shape, the circuit pattern is mounted on the substrate to form an electrical signal transmission path between the semiconductor chip and the substrate.

그러나, 최근 각종 전기 및 전자 제품의 크기가 소형화되는 추세에 따라, 한정된 크기의 기판에 보다 많은 수의 칩을 실장시키고자 하는 연구가 전개되고 있는바, 전술된 통상의 반도체 패키지로는 상기와 같은 목적을 달성하기에 어려운 문제점이 있었다.However, in recent years, as the size of various electric and electronic products is miniaturized, researches for mounting a larger number of chips on a limited size substrate have been developed. There were problems that were difficult to achieve.

따라서, 최근에는 소형이면서도 고용량을 달성할 수 있는 반도체 패키지가 연구 및 개발되고 있으며, 그 예로서, 플립 칩 패키지(Flip Chip Package) 및 칩 크기 패키지(Chip Size Package) 등과 같은 반도체 패키지가 제조되고 있다.Therefore, in recent years, a semiconductor package capable of achieving a small size and high capacity has been researched and developed. As an example, a semiconductor package such as a flip chip package and a chip size package has been manufactured. .

먼저, 플립 칩 패키지는, 도 1 에 도시된 바와 같이, 패키지화되지 않은 반도체 칩, 즉, 베어 칩(Bare Chip : 1)을 그의 본딩 패드(도시않됨) 상에 도전성 범프(Bump : 2)를 형성시킨 후, 이러한 도전성 범프(2)를 이용하여 인쇄회로기판(3) 상에 실장시킨 형태로서, 반도체 칩을 그 크기 그대로 기판 상에 실장시키기 때문에 실장 면적을 감소시킬 수 있는 장점이 있다.First, as shown in FIG. 1, a flip chip package forms an unpackaged semiconductor chip, that is, a bare chip 1, on its bonding pad (not shown) to form a conductive bump 2. After the conductive bumps 2 are mounted on the printed circuit board 3 using the conductive bumps 2, the semiconductor chip is mounted on the substrate as it is, and thus the mounting area can be reduced.

또한, 칩 크기 패키지는, 도 2 에 도시된 바와 같이, 중앙 부분에 열로 배열되는 다수개의 본딩 패드들(11a)이 구비된 반도체 칩(11)과, 신호 전달 경로를 이루는 리드들(12), 상기 대응되는 본딩 패드들(11a)과 리드들(12)을 각각 전기적으로 연결하는 금속 와이어(13), 및 상기 반도체 칩(11)의 액티브면과 금속 와이어(13) 및 상기 금속 와이어(13)로 연결된 리드 부분(12)을 보호하는 코팅재(14)로 이루어진다. 이러한 칩 크기 패키지는 반도체 칩의 크기와 같거나 약간 크기 때문에 플립 칩과 마찬가지로 실장 면적을 감소시킬 수 있는 장점이 있다. 여기서, 반도체 칩(11)은 그의 액티브면이 아랫쪽을 향하도록 배치되며, 리드들(12)은 통상 반도체 칩(11)의 가장자리 부분에 구비되는 접착 테이프(15)에 의해 상기 반도체 칩(11) 상에 부착된다.In addition, as shown in FIG. 2, the chip size package includes a semiconductor chip 11 having a plurality of bonding pads 11a arranged in a row at a central portion thereof, leads 12 forming a signal transmission path, A metal wire 13 electrically connecting the corresponding bonding pads 11a and the leads 12 to each other, an active surface of the semiconductor chip 11, a metal wire 13, and the metal wire 13. It consists of a coating material 14 to protect the lead portion 12 is connected to. Such a chip size package is the same as or slightly larger than the size of a semiconductor chip, so it has the advantage of reducing the mounting area as with a flip chip. Here, the semiconductor chip 11 is disposed such that its active surface faces downward, and the leads 12 are usually formed by the adhesive tape 15 provided on the edge portion of the semiconductor chip 11. Attached to the top.

그러나, 상기와 같은 종래의 플립 칩 패키지는 그의 제조 공정시에 베어 칩과 인쇄회로기판을 전기적으로 연결하는 범프를 보호하기 위하여 그들 사이를 소정 물질로서 채우는 언더필(Underfill) 공정이 실시되는데, 이러한 언더필 공정이 매우까다로운 문제와 더불어 언더필 공정을 실시하기 위한 장비 비용이 많이 드는 문제점이 있었다.However, such a conventional flip chip package is subjected to an underfill process of filling a predetermined material therebetween in order to protect the bumps electrically connecting the bare chip and the printed circuit board during its manufacturing process. In addition to the very difficult process, there was a problem in that the equipment cost for carrying out the underfill process was expensive.

또한, 칩 크기 패키지의 경우에는 반도체 칩의 본딩 패드와 리드들간을 전기적 연결시키기 위하여 금속 와이어를 이용하기 때문에 금속 와이어의 루프(loop)로 인하여 플립 칩 패키지에 비해 상대적으로 패키지의 크기가 크며, 몰딩 또는 코팅 공정시에 와이어가 손상되어 패키지의 전기적 특성이 저하되는 문제점이 있었다.In addition, in the case of the chip size package, since the metal wire is used to electrically connect the bonding pads and the leads of the semiconductor chip, the size of the package is relatively larger than that of the flip chip package due to the loop of the metal wire. Or, there was a problem that the electrical properties of the package is lowered because the wire is damaged during the coating process.

따라서, 본 고안은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 도전성 범프를 이용하여 반도체 칩과 리드들간을 전기적으로 연결시키되, 록(LOC) 테이프를 이용하여 리드들을 칩 상에 부착시키며, 아울러, 록 테이프에 홈을 구비하여 범프가 홈 내에 위치되도록 함으로써, 범프를 보호하기 위한 언더필 공정 및 반도체 칩과 리드들간을 전기적으로 연결시키기 위한 와이어 본딩 공정을 생략하여 패키지의 전기적 특성 및 신뢰성 저하를 방지할 수 있는 반도체 패키지를 제공하는데 그 목적이 있다.Therefore, the present invention was devised to solve the above problems, and electrically connects the semiconductor chip and the leads using conductive bumps, and attaches the leads on the chip using a lock (LOC) tape. By providing grooves in the lock tape to place the bumps in the grooves, the underfill process for protecting the bumps and the wire bonding process for electrically connecting the semiconductor chip and the leads are omitted, thereby preventing the package from deteriorating electrical characteristics and reliability. The purpose is to provide a semiconductor package that can be.

도 1 은 종래 기술에 따른 플립 칩 패키지를 설명하기 위한 도면.1 is a view for explaining a flip chip package according to the prior art.

도 2 는 종래 기술에 따른 칩 크기 패키지를 설명하기 위한 도면.2 illustrates a chip size package according to the prior art;

도 3 은 본 고안의 실시예에 따른 홈이 구비되어 있는 록 테이프가 부착된 리드들을 도시한 도면.3 is a view showing the leads with a lock tape provided with a groove according to an embodiment of the present invention.

도 4 는 본 고안의 실시예에 따른 반도체 패키지를 설명하기 위한 도면.4 is a view for explaining a semiconductor package according to an embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

21,32 : 리드 22,33 : 록 테이프21,32: Lead 22,33: Rock Tape

23 : 홈 31 : 반도체 칩23: groove 31: semiconductor chip

34 : 범프 35 : 패키지 몸체34: bump 35: package body

상기와 같은 목적을 달성하기 위하여, 본 고안은 도전성 범프가 형성되어 있는 본딩 패드 상에 록 테이프를 이용하여 리드들을 부착시킨다. 이때, 록 테이프에는 범프의 직경과 동일하거나 큰 홈을 구비하여 반도체 칩의 부착시에 본딩 패드 상에 형성된 범프가 상기 록 테이프 내에 구비된 홈 내에 위치되도록 한다.In order to achieve the above object, the present invention attaches the leads using a lock tape on the bonding pad on which the conductive bumps are formed. At this time, the lock tape is provided with a groove equal to or larger than the diameter of the bump so that the bump formed on the bonding pad at the time of attachment of the semiconductor chip is located in the groove provided in the lock tape.

본 고안에 따르면, 반도체 칩과 리드들간을 범프를 이용하여 전기적으로 연결시키기 때문에 금속 와이어의 손상에 의한 패키지의 전기적 특성 저하를 방지할 수 있으며, 아울러, 범프가 록 테이프에 구비된 홈 내에 위치되기 때문에 범프를 보호하기 위한 언더필 공정을 필요로 하지 않음으로써, 어셈블리(Assembly) 공정을 단순화시킬 수 있다.According to the present invention, the semiconductor chip and the leads are electrically connected to each other using bumps, thereby preventing deterioration of the electrical characteristics of the package due to damage to the metal wires, and the bumps are located in the grooves provided in the lock tape. This eliminates the need for an underfill process to protect the bumps, simplifying the assembly process.

이하, 첨부된 도면을 참조하여 본 고안의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 3 은 본 고안의 실시예에 따른 홈이 구비된 록 테이프가 부착된 리드들을 도시한 도면으로써, 리드들(21)의 소정 부분에는 열가소성 수지 또는 열경화성 물질과 같은 접착제인 록 테이프(22)를 부착되며, 록 테이프(22)는 베이스 필름과 접착층으로된 이중층 또는 접착층으로만 이루어진 단일층으로 구성된다. 또한, 리드(21) 상에 접착되는 록 테이프(22) 부분에는 반도체 칩의 본딩 패드 상에 형성되는 도전성 범프의 직경과 동일하거나 약간 큰 직경의 홈(23)이 구비된다.FIG. 3 is a view illustrating a lead with a lock tape provided with a groove according to an embodiment of the present invention, and a predetermined portion of the leads 21 includes a lock tape 22 which is an adhesive such as a thermoplastic resin or a thermosetting material. It is attached, the lock tape 22 is composed of a single layer consisting of a double layer or an adhesive layer consisting of a base film and an adhesive layer. In addition, a portion of the lock tape 22 adhered to the lead 21 is provided with a groove 23 having a diameter equal to or slightly larger than the diameter of the conductive bump formed on the bonding pad of the semiconductor chip.

도 4 는 본 고안의 실시예에 따른 반도체 패키지를 설명하기 위한 도면으로서, 반도체 칩(31)은 록 테이프(33)에 의해 리드들(32) 상에 부착되며, 반도체 칩(31)과 리드들(32)은 상기 반도체 칩(31)의 본딩 패드(도시않됨) 상에 형성된 도전성 범프(34)에 의해 전기적으로 연결된다. 여기서, 범프(34)는 금을 포함한 금속으로 이루어지며, 반도체 칩(31)의 부착시에 록 테이프(33)에 구비된 홈(도시않됨) 내에 위치된다. 따라서, 범프(34)를 보호하기 위한 언더필 공정을 생략할 수 있으며, 이 결과, 어셈블리 공정의 단순화를 얻을 수 있음은 물론 언더필 공정을 실시하기 위한 장비 비용을 절감할 수 있다.4 is a view for explaining a semiconductor package according to an embodiment of the present invention, the semiconductor chip 31 is attached on the leads 32 by the lock tape 33, the semiconductor chip 31 and the leads 32 is electrically connected by a conductive bump 34 formed on a bonding pad (not shown) of the semiconductor chip 31. Here, the bump 34 is made of a metal including gold and is located in a groove (not shown) provided in the lock tape 33 at the time of attachment of the semiconductor chip 31. Therefore, the underfill process for protecting the bump 34 can be omitted, and as a result, the assembly process can be simplified and the equipment cost for performing the underfill process can be reduced.

또한, 범프(34)를 사용하여 반도체 칩(31)과 리드들(32)을 전기적으로 연결하기 때문에 데이터의 입·출력 거리가 짧아져 패키지의 특성을 향상시킬 수 있다.In addition, since the semiconductor chip 31 and the leads 32 are electrically connected using the bumps 34, the input / output distance of the data may be shortened, thereby improving the characteristics of the package.

계속해서, 패키지 몸체(35)가 형성되도록 반도체 칩(31) 및 범프에 의해 칩(31)과 전기적으로 연결된 리드들(32)을 포함하는 공간적 영역이 밀봉되며, 아울러, 패키지 몸체(35)의 외부로 돌출된 리드(32) 부분은 소정 형태로 절곡된다.Subsequently, the spatial region including the semiconductor chip 31 and the leads 32 electrically connected to the chip 31 by bumps is sealed so that the package body 35 is formed, and the package body 35 is sealed. The part of the lead 32 which protrudes outward is bent in a predetermined form.

이상에서와 같이, 본 고안의 반도체 패키지는 범프가 형성된 반도체 칩과 리들을 범프가 끼워질 수 있는 홈이 구비된 록 테이프를 이용하여 접착시킴으로써, 범프를 보호하기 위한 언더필 공정을 삭제시켜 어셈블리 공정을 단순화시킬 수 있으며, 아울러, 외부 영향으로부터 범프를 보호함으로써, 패키지의 신뢰성을 향상시킬 수 있다. 또한, 범프를 이용하여 반도체 칩과 리드들간을 전기적으로 연결시키기 때문에 전기적 신호의 입·출력 거리가 감소시켜 패키지의 전기적 특성을 향상시킬 수 있다.As described above, the semiconductor package of the present invention is bonded to the bumped semiconductor chip and the ribs using a lock tape provided with grooves into which the bumps can be fitted, thereby eliminating the underfill process for protecting the bumps. In addition, by simplifying the protection of the bumps from external influences, the reliability of the package can be improved. In addition, the bumps are used to electrically connect the semiconductor chip and the leads, thereby reducing the input / output distance of the electrical signal, thereby improving the electrical characteristics of the package.

한편, 여기에서는 본 고안의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 실용신안등록청구의 범위는 본 고안의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Therefore, hereinafter, the scope of the utility model registration request can be understood to include all modifications and variations as long as they fall within the true spirit and scope of the present invention.

Claims

A semiconductor chip having a plurality of bonding pads arranged in rows at both edges of the upper surface in the long axis direction, and having conductive bumps formed on the respective bonding pads;

A plurality of leads attached to an actuating surface of the semiconductor chip and electrically connected by bumps formed on bonding pads of the semiconductor chip;

A lock (LOC) tape attached to the leads to adhere the semiconductor chip and the leads and having a groove into which a bump formed on a bonding pad of the semiconductor chip is fitted; And

And a sealing body sealing a spatial region including the semiconductor chip and leads electrically connected thereto.

The semiconductor package of claim 1, wherein the bump is a metal including gold.

The semiconductor package of claim 1, wherein the lock tape is a thermosetting or thermoplastic resin.

The semiconductor package according to claim 1 or 3, wherein the lock tape comprises a double layer in which a base film and an adhesive layer are laminated.

The semiconductor package according to claim 1 or 3, wherein the lock tape is formed of a single adhesive layer.

The semiconductor package of claim 1, wherein a diameter of the groove provided in the lock tape is equal to or larger than a diameter of the bump.