KR19990017668A

KR19990017668A - Thin film transistor substrate and manufacturing method for liquid crystal display

Info

Publication number: KR19990017668A
Application number: KR1019970040664A
Authority: KR
Inventors: 남효락
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-08-25
Filing date: 1997-08-25
Publication date: 1999-03-15

Abstract

투명 기판 위에 게이트 패턴 및 반도체 패턴을 형성하고, 투명 도전막과 금속막을 차례로 적층한다. 금속막을 식각하여 투명 도전막으로 이루어진 드레인 전극 및 화소 전극을 형성하고, 새로운 마스크를 사용하여 금속막과 투명 도전막을 식각하여 투명 도전막과 금속막의 이중막으로 이루어진 소스 전극 및 데이터선을 형성한 후 보호막을 적층한다. 이렇게 하면, 5매의 마스크를 사용하면서도 맨위층에 보호막이 있는 구조를 얻을 수 있어 기판 사이에 도전성 입자가 있는 경우도 단락 에 의한 화소 불량이 발생하지 않는다. 투명 도전막과 금속막을 잇달아 적층하여 데이터선을 형성하므로 데이터선의 이중 구조가 형성되고, 드레인 전극과 화소 전극의 접촉을 위해 접촉 구멍을 깊이 형성할 필요가 없으므로 평탄화가 쉬워진다.A gate pattern and a semiconductor pattern are formed on a transparent substrate, and a transparent conductive film and a metal film are laminated in this order. The metal film is etched to form a drain electrode and a pixel electrode made of a transparent conductive film, and the metal film and the transparent conductive film are etched using a new mask to form a source electrode and a data line made of a transparent film and a double layer of a metal film. A protective film is laminated. In this way, a structure having a protective film on the top layer can be obtained while using five masks, and even if there are conductive particles between the substrates, pixel defects due to short circuits do not occur. Since the data line is formed by stacking the transparent conductive film and the metal film one after another, a double structure of the data line is formed, and since the contact holes do not need to be deeply formed for contact between the drain electrode and the pixel electrode, planarization becomes easy.

Description

Thin film transistor substrate and manufacturing method for liquid crystal display

본 발명은 액정 표시 장치의 박막 트랜지스터 기판의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor substrate of a liquid crystal display device.

박막 트랜지스터의 제조 방법에는 여러 가지가 있으며, 각 방법마다 장단점을 가지고 있다. 생산성 측면에서 본다면 적은 수의 마스크를 사용하는 것이 효과적이나, 마스크 수를 줄이는 데에는 한계가 있으며 통상 5매의 마스크를 사용하여 박막 트랜지스터 기판을 제조한다.There are various methods of manufacturing thin film transistors, and each method has advantages and disadvantages. In terms of productivity, it is effective to use a small number of masks, but there is a limit to reducing the number of masks, and a thin film transistor substrate is usually manufactured using five masks.

종래 기술에 따른 박막 트랜지스터 기판에 대해 도면을 참고로 하여 설명한다.A thin film transistor substrate according to the prior art will be described with reference to the drawings.

도 1은 종래 기술에 따른 액정 표시 장치의 단면도를 나타내고 있다.1 is a cross-sectional view of a liquid crystal display device according to the prior art.

먼저, 박막 트랜지스터(thin film transistor) 기판의 구조를 설명한다.First, the structure of a thin film transistor substrate will be described.

도 1에 나타난 바와 같이, 투명한 절연 기판(10) 위에 게이트 전극(1)이 형성되어 있고, 그 위에 게이트 절연층(2)이 형성되어 있다. 게이트 전극(1) 상부의 게이트 절연층(2) 위에는 비정질 규소층(3) 및 그 상부의 n+ 고농도 비정질 규소층(41, 42)이 형성되어 있다. 그 위에는 게이트 전극(1)을 중심으로 양쪽으로 소스 전극(51)과 드레인 전극(52)이 형성되어 있다. 그 위에는 드레인 전극(52)을 노출시키는 접촉 구멍을 가지고 있는 보호막(6)이 형성되어 있다. 보호막(6) 위에는 접촉 구멍을 통하여 드레인 전극(52)과 연결되는 ITO 화소 전극(7)이 형성되어 있다.As shown in FIG. 1, the gate electrode 1 is formed on the transparent insulating substrate 10, and the gate insulating layer 2 is formed thereon. The amorphous silicon layer 3 and the n + high concentration amorphous silicon layers 41 and 42 are formed on the gate insulating layer 2 above the gate electrode 1. The source electrode 51 and the drain electrode 52 are formed on both sides of the gate electrode 1. On it, a protective film 6 having a contact hole for exposing the drain electrode 52 is formed. An ITO pixel electrode 7 is formed on the passivation layer 6 to be connected to the drain electrode 52 through a contact hole.

도 1에 나타난 바와 같은 박막 트랜지스터 기판의 제조 공정은 게이트 패턴 형성, 반도체 패턴 형성, 데이터 패턴 형성, 보호막 형성 및 투명 도전막 형성의 과정으로 5매의 마스크를 사용하여 진행된다.The manufacturing process of the thin film transistor substrate as shown in FIG. 1 is performed using five masks in the process of forming a gate pattern, forming a semiconductor pattern, forming a data pattern, forming a protective film, and forming a transparent conductive film.

먼저, 첫번째 마스크를 이용하여 투명 기판(10) 위에 게이트 전극(1)을 포함하는 게이트 패턴을 형성한다. 다음, 게이트 패턴이 형성된 기판 위에 게이트 절연막(2)을 형성한다. 두번째 마스크를 사용하여 게이트 전극(1) 위에 형성되어 있는 게이트 절연막(2) 위에 비정질 규소층(3)과 n+ 비정질 규소층을 차례로 형성한다. 세번째 마스크를 이용하여 n+ 비정질 실리콘층 위에 소스 전극(51)과 드레인 전극(52)을 포함하는 데이터 패턴을 형성하고, 소스 전극(51) 및 드레인 전극(52)을 마스크로 하여 n+ 비정질 실리콘층을 식각한다. 다음으로, 기판의 전면에 보호막(6)을 형성하고, 드레인 전극(52) 부분에 화소 전극과 접촉할 수 있도록 접촉 구멍(61)을 형성한다. 이 때 네번째 마스크를 사용한다. 마지막으로, 다섯번째 마스크를 사용하여 데이터선과 게이트선으로 둘러싸인 화소 영역에 투명 도전막으로 이루어진 화소 전극(7)을 형성한다. 화소 전극(7)은 접촉 구멍을 통하여 드레인 전극(52)과 접촉된다. 이렇게 하여 형성한 박막 트랜지스터 기판은 투명 전극이 가장 상층에 형성되는 구조(top ITO)를 형성하게 된다.First, a gate pattern including the gate electrode 1 is formed on the transparent substrate 10 using the first mask. Next, a gate insulating film 2 is formed on the substrate on which the gate pattern is formed. An amorphous silicon layer 3 and an n + amorphous silicon layer are sequentially formed on the gate insulating film 2 formed on the gate electrode 1 using the second mask. A data pattern including a source electrode 51 and a drain electrode 52 is formed on the n + amorphous silicon layer using a third mask, and the n + amorphous silicon layer is formed using the source electrode 51 and the drain electrode 52 as a mask. Etch it. Next, a protective film 6 is formed on the entire surface of the substrate, and contact holes 61 are formed in the drain electrode 52 so as to be in contact with the pixel electrode. In this case, use the fourth mask. Finally, the pixel electrode 7 made of a transparent conductive film is formed in the pixel region surrounded by the data line and the gate line using the fifth mask. The pixel electrode 7 is in contact with the drain electrode 52 through the contact hole. The thin film transistor substrate thus formed forms a structure (top ITO) in which the transparent electrode is formed on the uppermost layer.

한편, 컬러 필터 기판(11)에는 컬러 필터(81)와 블랙 매트릭스(82)가 형성되어 있고, 그 위에 투명 도전막으로 이루어진 공통 전극(9)이 형성되어 있다.On the other hand, the color filter 81 and the black matrix 82 are formed in the color filter board | substrate 11, and the common electrode 9 which consists of a transparent conductive film is formed on it.

이와 같이 형성한 박막 트랜지스터 기판과 컬러 필터 기판을 조립할 때, 기판 사이에 도전성 입자(100)가 있을 경우 박막 트랜지스터 기판의 화소 전극(7)과 컬러 필터 기판의 공통 전극(9)이 단락되고, 이에 따라 화소 불량을 낳게 된다.When assembling the thin film transistor substrate and the color filter substrate formed as described above, when the conductive particles 100 are present between the substrates, the pixel electrode 7 of the thin film transistor substrate and the common electrode 9 of the color filter substrate are shorted. This results in pixel defects.

본 발명의 과제는 상하 기판이 도전성 물질에 의해 단락되지 않도록 하여 표시 장치의 불량을 줄이는 것이다.An object of the present invention is to reduce the defect of the display device by preventing the upper and lower substrates from being short-circuited by the conductive material.

도 1은 종래 기술에 따른 액정 표시 장치의 단면도이고,1 is a cross-sectional view of a liquid crystal display device according to the prior art,

도 2는 본 발명의 실시예에 따른 액정 표시 장치의 박막 트랜지스터 기판의 평면도이고,2 is a plan view of a thin film transistor substrate of a liquid crystal display according to an exemplary embodiment of the present invention;

도 3은 도 2에 나타난 박막 트랜지스터 기판의 Ⅲ - Ⅲ'선을 따라 그린 단면도이고,3 is a cross-sectional view taken along line III-III 'of the thin film transistor substrate illustrated in FIG. 2,

도 4a 내지 도 4d는 본 발명의 실시예에 따른 액정 표시 장치의 박막 트랜지스터 기판의 제조 과정을 나타낸 단면도이다.4A to 4D are cross-sectional views illustrating a process of manufacturing a thin film transistor substrate of a liquid crystal display according to an exemplary embodiment of the present invention.

본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 5매의 마스크를 이용하되 보호막을 맨 위층에 형성하는 것이다. 투명 기판 위에 게이트 패턴 및 반도체 패턴을 형성하고, 투명 도전막과 금속막을 차례로 적층한 다음, 금속막을 식각하여 드레인 전극 및 화소 전극을 형성하고, 새로운 마스크를 사용하여 금속막과 투명 도전막을 식각하여 소스 전극 및 데이터선을 형성한 후 보호막을 적층한다.In the method for manufacturing a thin film transistor substrate according to the present invention, a protective film is formed on the top layer using five masks. A gate pattern and a semiconductor pattern are formed on the transparent substrate, the transparent conductive film and the metal film are sequentially stacked, and the metal film is etched to form a drain electrode and a pixel electrode, and the metal film and the transparent conductive film are etched using a new mask. After forming the electrode and the data line, a protective film is laminated.

이제 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대해 상세히 설명한다.Now, a method of manufacturing a thin film transistor substrate according to an embodiment of the present invention will be described in detail.

먼저, 도 2 내지 도 3을 참고로 하여 박막 트랜지스터 기판의 구조에 대하여 설명한다. 도 3은 도 2의 Ⅲ - Ⅲ'선을 따라 그린 단면도이다.First, the structure of a thin film transistor substrate will be described with reference to FIGS. 2 to 3. 3 is a cross-sectional view taken along line III-III 'of FIG. 2.

기판(10) 위에 게이트선(110, 120)과 게이트선 연결부(130) 및 게이트 전극(140)을 포함하는 게이트 패턴이 형성되어 있고, 그 위에 게이트 절연층(20)이 형성되어 있다. 게이트 전극(140) 상부의 게이트 절연층(20) 위에는 비정질 규소층(30)이 형성되어 있으며, 그 위에는 게이트 전극(10)을 사이에 두고 양쪽으로 n+ 고농도 비정질 규소층(410, 420)이 형성되어 있다. 그 위에는 게이트 전극(10)을 사이에 두고 양쪽으로 소스 전극(510)과 드레인 전극(520)이 형성되어 있다. 소스 전극(510)은 게이트선(110, 120)과 교차하도록 형성되어 있는 데이터선(530)과 연결되어 있으며, 투명 도전막(511)과 금속(512)의 이중막으로 이루어져 있다. 게이트선(110, 120)과 그 연결부로 둘러싸인 화소의 표시부에는 투명 도전막으로 이루어진 화소 전극(710, 720)이 형성되어 있고, 화소 전극(710)은 드레인 전극(520)과 연결되어 있다. 드레인 전극(520)은 화소 전극(710)과 동일한 투명 도전막으로 이루어져 있다. 소스/드레인 전극(510, 520) 및 화소 전극(720)이 형성되어 있는 기판의 전면에 보호막(60)이 형성되어 있다.A gate pattern including the gate lines 110 and 120, the gate line connecting unit 130, and the gate electrode 140 is formed on the substrate 10, and a gate insulating layer 20 is formed thereon. An amorphous silicon layer 30 is formed on the gate insulating layer 20 on the gate electrode 140, and n + high concentration amorphous silicon layers 410 and 420 are formed on both sides thereof with the gate electrode 10 interposed therebetween. It is. The source electrode 510 and the drain electrode 520 are formed on both sides thereof with the gate electrode 10 interposed therebetween. The source electrode 510 is connected to the data line 530 formed to intersect the gate lines 110 and 120 and is formed of a double layer of a transparent conductive film 511 and a metal 512. Pixel electrodes 710 and 720 formed of a transparent conductive film are formed on the display portion of the pixel surrounded by the gate lines 110 and 120 and the connection portion, and the pixel electrode 710 is connected to the drain electrode 520. The drain electrode 520 is made of the same transparent conductive film as the pixel electrode 710. The passivation layer 60 is formed on the entire surface of the substrate on which the source / drain electrodes 510 and 520 and the pixel electrode 720 are formed.

그러면, 도 2 및 도 3에 도시한 구조의 박막 트랜지스터 기판을 제조하는 방법에 대하여 도 4a 내지 도 4d를 참고로 하여 설명한다.Next, a method of manufacturing the thin film transistor substrate having the structure shown in FIGS. 2 and 3 will be described with reference to FIGS. 4A to 4D.

먼저, 도 4a를 참고로 설명한다. 첫번째 마스크를 이용하여 투명 기판(10) 위에 게이트선(120)과 게이트 패드(도시하지 않음), 게이트선 연결부(130) 및 게이트 전극(140)을 포함하는 게이트 패턴을 형성한다. 다음, 게이트 패턴이 형성된 기판 위에 게이트 절연막(20)을 형성한다. 두번째 마스크를 사용하여 게이트 전극(140) 위에 형성되어 있는 게이트 절연막(20) 위에 비정질 규소층(30)과 n+ 비정질 규소층(40)을 차례로 형성한다.First, it will be described with reference to Figure 4a. A gate pattern including a gate line 120, a gate pad (not shown), a gate line connection unit 130, and a gate electrode 140 is formed on the transparent substrate 10 using the first mask. Next, a gate insulating film 20 is formed on the substrate on which the gate pattern is formed. An amorphous silicon layer 30 and an n + amorphous silicon layer 40 are sequentially formed on the gate insulating layer 20 formed on the gate electrode 140 using the second mask.

다음 도 4b에 나타난 바와 같이, n+ 비정질 규소층까지 형성된 기판 위에 투명 도전막(70)과 금속층(50)을 차례로 적층한다. 여기서 투명 도전막으로는 ITO(indium tin oxide)를 사용하며, 금속층으로는 크롬 등을 사용할 수 있다.Next, as shown in FIG. 4B, the transparent conductive film 70 and the metal layer 50 are sequentially stacked on the substrate formed up to the n + amorphous silicon layer. In this case, indium tin oxide (ITO) may be used as the transparent conductive film, and chromium may be used as the metal layer.

다음으로 포토레지스트(photoresist)를 도포하고, 세번째 마스크를 이용하여 노광, 현상하여 화소 전극 및 드레인 전극이 형성될 부분을 드러내는 포토레지스트 패턴(810)을 형성한다. 드러난 금속층(50)을 식각하여 투명 도전막을 노출시키고, 포토레지스트 패턴(810)을 제거한다.Next, a photoresist is applied, and then exposed and developed using a third mask to form a photoresist pattern 810 that exposes a portion where the pixel electrode and the drain electrode are to be formed. The exposed metal layer 50 is etched to expose the transparent conductive film, and the photoresist pattern 810 is removed.

네번째 단계는 데이터선, 데이터 패드 및 소스 전극을 형성하는 단계이다. 이 단계에서는 앞 단계에서 형성된 드레인 전극 및 화소 전극이 될 부분과 데이터선과 데이터 패드 및 소스 전극이 될 부분을 덮는 마스크를 사용하여 포토레지스트 패턴(820)을 형성한다. 이렇게 하여 데이터선이 형성될 부분과 게이트선(130) 사이의 공간과 소스 전극이 될 부분과 드레인 전극(520) 사이의 금속층 및 투명 도전막층을 차례로 식각하여 제거하고, 소스 전극(510)과 드레인 전극(520) 사이의 n+ 비정질 규소층을 식각한다. 본 발명의 실시예에 따르면 드레인 전극(520)은 화소 전극(710, 720)과 동일한 투명 도전막으로 형성되고, 소스 전극(510)과 데이터선(530)은 각각 투명 도전막(511, 531)과 금속층(512, 532)의 이중막으로 형성되어 데이터선의 이중 구조가 자연히 이루어진다.The fourth step is to form data lines, data pads and source electrodes. In this step, the photoresist pattern 820 is formed by using a mask covering the drain electrode and the pixel electrode and the data line, the data pad and the source electrode. In this way, the space between the portion where the data line is to be formed, the gate line 130, the portion to be the source electrode, and the metal layer and the transparent conductive layer between the drain electrode 520 are sequentially etched away, and the source electrode 510 and the drain are removed. The n + amorphous silicon layer between the electrodes 520 is etched. According to the exemplary embodiment of the present invention, the drain electrode 520 is formed of the same transparent conductive film as the pixel electrodes 710 and 720, and the source electrode 510 and the data line 530 are each of the transparent conductive films 511 and 531. And a double layer of the metal layers 512 and 532 to form a double structure of the data line.

본 발명에서는 인접한 화소 전극 패턴과 데이터 패턴을 같은 층을 이용하여 형성하지만, 먼저 드레인 전극과 화소 전극을 형성하고, 다음으로 소스 전극과 데이터선을 형성하는 두 단계를 거쳐 분리 형성하므로 공정 마진이 넓어져 인접한 패턴간의 단락은 발생하지 않는다.In the present invention, the adjacent pixel electrode pattern and the data pattern are formed using the same layer. However, since the drain electrode and the pixel electrode are first formed and then the source electrode and the data line are separated and formed in two steps, the process margin is wider. Shorting between adjacent patterns does not occur.

마지막으로, 기판의 전면에 보호막(60)을 덮고 게이트 절연막과 함께 식각하여 게이트 패드 및 데이터 패드를 노출시키는 접촉 구멍을 형성하면, 도 3에 나타난 바와 같은 박막 트랜지스터 기판이 완성된다.Lastly, when the protective layer 60 is covered on the entire surface of the substrate and etched together with the gate insulating layer to form a contact hole for exposing the gate pad and the data pad, the thin film transistor substrate as shown in FIG. 3 is completed.

본 발명의 실시예에 따르면, 맨 위층에 보호막이 형성되므로 두 기판을 조립할 때 도전성 입자가 있더라도 상하 기판의 단락 현상이 일어나지 않게 된다. 또한, 종래 기술에 따른 경우와 달리 보호막에 화소 전극과 드레인 전극의 접촉을 위한 접촉 구멍을 뚫을 필요가 없으므로 기판 표면을 쉽게 평탄화할 수 있다.According to the embodiment of the present invention, since the protective film is formed on the top layer, even if there are conductive particles when assembling the two substrates, a short circuit phenomenon of the upper and lower substrates does not occur. In addition, unlike the case of the related art, it is not necessary to drill a contact hole for contact between the pixel electrode and the drain electrode in the passivation layer, so that the surface of the substrate may be easily planarized.

본 발명의 실시예에 따라 박막 트랜지스터 기판을 제조하게 되면, 상하 기판의 도전성 입자에 의한 단락 현상을 없앨 수 있으므로 결과적으로 이로 인한 화소 불량을 줄일 수 있다.When the thin film transistor substrate is manufactured according to the exemplary embodiment of the present invention, the short circuit phenomenon caused by the conductive particles of the upper and lower substrates can be eliminated, and as a result, the defective pixel can be reduced.

Claims

A transparent insulating substrate, a gate line formed on the substrate, a gate electrode which is a branch of the gate line, an amorphous silicon layer formed on the gate electrode and insulated from the gate line, and intersecting with the gate line, A data line formed of a double layer of a metal film, a source electrode formed on an upper portion of the amorphous silicon layer and connected to the data line, and formed of a transparent conductive film such as the data line and a double layer of a metal film, and an intersection of the gate line and the data line. A pixel electrode formed inside the display portion of the pixel defined by the pixel electrode and formed on the amorphous silicon layer, connected to the pixel electrode, and including a drain electrode made of the same material as the pixel electrode. Thin Film Transistors for Liquid Crystal Displays Substrate.

The thin film transistor substrate of claim 1, further comprising a passivation layer formed on the substrate on which the gate line, the gate electrode, the amorphous silicon layer, the data line, the source electrode, the pixel electrode, and the drain electrode are formed.

Forming a gate pattern including a gate line and a gate electrode on the transparent substrate, sequentially laminating a gate insulating layer and a semiconductor layer, patterning the semiconductor layer, and successively laminating a transparent conductive film and a metal film; Forming a drain electrode and a pixel electrode by etching the metal film; forming a source electrode and a data line by etching the metal film and the transparent conductive film; and forming a passivation layer. Way.

4. The method of claim 3, further comprising stacking the semiconductor layer and stacking a doped amorphous silicon layer and patterning the doped amorphous silicon layer, wherein the doping is performed in the step of forming the source electrode and the data line. A method of manufacturing a thin film transistor substrate for a liquid crystal display device further comprising the step of etching the amorphous silicon layer.