KR19990016361U - Sample-Hold Amplifier - Google Patents
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- 239000003990 capacitor Substances 0.000 claims abstract description 56
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 238000005070 sampling Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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Abstract
본 고안은 샘플-홀드 증폭기에 관한 것으로, 양단에 제 1 스위칭 수단과 제 2 스위칭 수단을 구비하고, 상기 제 1 스위칭 수단과 상기 제 2 스위칭 수단을 통하여 상기 입력 캐패시터에 병렬 연결된 제 1 캐패시터와; 양단에 제 3 스위칭 수단과 제 4 스위칭 수단을 구비하고, 상기 제 3 스위칭 수단과 상기 제 4 스위칭 수단을 통하여 상기 피드백 캐패시터에 병렬 연결된 제 2 캐패시터를 포함하여 이루어져서, 연산증폭기의 이득을 결정하는 캐패시터의 값을 가변시킴으로써 목적하는 소정의 출력 신호를 얻을 수 있도록 하는 효과가 있다.The present invention relates to a sample-hold amplifier, comprising: a first capacitor having first switching means and second switching means at both ends thereof and connected in parallel to the input capacitor through the first switching means and the second switching means; A third capacitor having a third switching means and a fourth switching means at both ends, and a second capacitor connected in parallel to the feedback capacitor through the third switching means and the fourth switching means to determine a gain of the operational amplifier. By varying the value of, the desired output signal can be obtained.
Description
본 고안은 샘플-홀드 증폭기에 관한 것으로, 특히 증폭기의 이득을 최적화할 수 있도록 한 샘플-홀드 증폭기에 관한 것이다.The present invention relates to a sample-hold amplifier, and more particularly, to a sample-hold amplifier that enables to optimize the gain of the amplifier.
일반적으로 아날로그 신호를 디지탈 신호로 바꾸는 아날로그-디지탈 변환기에서는 아날로그 신호를 샘플링하여 그 값에 대응하는 디지탈 값을 산출하여 신호화하도록 되어있다. 이와 같은 샘플링 동작을 구현하기 위한 회로가 샘플-홀드 회로이다. 샘플-홀드 회로는 아날로그 신호를 양자화하는 경우, 변환 시간이 충분히 짧지 않을 때에는 광대역의 신호 변환이 불가능하기 때문에, 처리에 필요한 시간까지 신호를 연장할 필요가 있다. 그래서 연속 파형을 불연속 파형으로 변환시키는 조작, 즉 샘플링과 그것을 어느 정도 만큼 홀딩(즉, 유지)하는 회로를 말한다.In general, in an analog-to-digital converter that converts an analog signal into a digital signal, an analog signal is sampled and a digital value corresponding to the value is calculated and signaled. The circuit for implementing such a sampling operation is a sample-hold circuit. When the sample-hold circuit quantizes an analog signal, wideband signal conversion is impossible when the conversion time is not short enough, so it is necessary to extend the signal to the time required for processing. Therefore, it refers to an operation for converting a continuous waveform into a discontinuous waveform, that is, a circuit for sampling and holding (that is, holding) it to some extent.
그러나 이와 같은 샘플-홀드 회로에서 다루어지는 신호는 그 크기가 비교적 미약하기 때문에 다소 증폭시킬 필요가 있다. 따라서 샘플-홀드 회로와 증폭 회로를 결합한 것이 도 1에 나타낸 바와같은 샘플-홀드 증폭기이다.However, the signal handled in such a sample-hold circuit needs to be somewhat amplified because its magnitude is relatively small. Therefore, the combination of the sample-hold circuit and the amplifier circuit is a sample-hold amplifier as shown in FIG.
도 1에 나타낸 바와 같이, 연산 증폭기(OP1)는 비반전 입력단(+)과 반전 입력단(-)을 통하여 비반전 입력신호(VINP)와 반전 입력신호(VINN)가 각각 입력된다. 비반전 입력신호(VINP)의 입력 경로에는 캐패시터(C1)가 연결되어 있으며, 반전 입력신호(VINN)의 입력 경로에도 캐패시터(C3)가 연결되어 있다. 또한 비반전 입력신호(VINP)는 스위치(S1)에 의해 캐패시터(C1)로의 전달 경로가 단속되며, 반전 입력신호(VINN) 역시 스위치(S2)에 의해 캐패시터(C3)로의 전달 경로가 단속된다.As illustrated in FIG. 1, the non-inverting input signal V INP and the inverting input signal V INN are respectively input to the operational amplifier OP1 through the non-inverting input terminal (+) and the inverting input terminal (−). The capacitor C1 is connected to the input path of the non-inverting input signal V INP , and the capacitor C3 is also connected to the input path of the inverting input signal V INN . In addition, the non-inverting input signal V INP is interrupted by the transfer path to the capacitor C1 by the switch S1, and the inversion input signal V INN is also interrupted by the transfer path to the capacitor C3 by the switch S2. do.
캐패시터(C1)에 충전되어 있는 신호가 연산 증폭기(OP1)의 비반전 입력단(+)에 입력되도록 연결되어 있으며, 또 다른 캐패시터(C3)에 충전되어 있는 신호 역시 연산 증폭기(OP1)의 반전 입력단(-)에 직접 입력되도록 연결되어 있다. 이와 같은 연산 증폭기(OP1)의 비반전 입력단(+)과 반전 입력단(-)은 각각 스위치(S4)(S5)에 의해 접지단자와의 연결이 단속된다.The signal charged in the capacitor C1 is connected to be input to the non-inverting input terminal (+) of the operational amplifier OP1, and the signal charged in another capacitor C3 is also inverted input terminal of the operational amplifier OP1 ( Connected directly to-). The non-inverting input terminal (+) and the inverting input terminal (-) of the operational amplifier OP1 are connected to the ground terminal by switches S4 and S5, respectively.
연산 증폭기(OP1)의 비반전 출력신호(VOUTP)는 캐패시터(C2)를 통하여 연산 증폭기(OP1)의 비반전 입력단(+)에 피드백 되도록 연결되어 있으며, 연산 증폭기(OP1)의 반전 출력신호(VOUTN)는 캐패시터(C4)를 통하여 연산 증폭기(OP1)의 반전 입력단(-)으로 피드백 되도록 연결되어 있다. 이와 같은 비반전 출력신호(VOUTP)와 반전 출력신호(VOUTN)는 스위치(S6)에 의해 서로 단락되도록 연결되어 있다.The non-inverting output signal V OUTP of the operational amplifier OP1 is connected to be fed back to the non-inverting input terminal (+) of the operational amplifier OP1 through the capacitor C2, and the inverted output signal of the operational amplifier OP1 ( V OUTN ) is connected to be fed back through the capacitor C4 to the inverting input terminal (−) of the operational amplifier OP1. The non-inverting output signal V OUTP and the inverting output signal V OUTN are connected to each other by a switch S6 to be shorted to each other.
이와 같이 구성된 종래의 샘플-홀드 증폭기는, 위에 설명한 다수개의 스위치의 조작을 통하여 입력 신호의 샘플링과 홀딩이 이루어진다. 즉, 스위치(S1)가 턴 온되고, 스위치(S4)가 턴 오프되면 캐패시터(C1)를 통하여 입력된 비반전 입력신호(VINP)가 연산 증폭기(OP1)에 입력된다. 입력된 비반전 입력신호(VINP)는 연산 증폭기(OP1)에 의해 증폭되어 비반전 출력신호(VOUTP)로서 출력되는데, 이 비반전 출력신호(VOUTP)가 캐패시터(C2)에 충전됨으로써 샘플링된 신호의 홀딩이 이루어지는 것이다.In the conventional sample-hold amplifier configured as described above, the sampling and the holding of the input signal are performed by operating the plurality of switches described above. That is, when the switch S1 is turned on and the switch S4 is turned off, the non-inverting input signal V INP input through the capacitor C1 is input to the operational amplifier OP1. Input the non-inverting input signal (V INP) is is output as an operational amplifier (OP1) amplifying the non-inverted output signal (V OUTP) by, by being filled in the non-inverted output signal (V OUTP) a capacitor (C2) Sampling The held signal is held.
도 1에 나타낸 종래의 샘플-홀드 증폭기에서 연산 증폭기(OP1)의 이득은 두 개의 캐패시터(C1)(C2)의 비, 그리고 또 다른 두 개의 캐패시터(C3)(C4)의 비에 따라 결정된다. 즉, C1·VINP=C2·VOUTP가 성립하고, C1·VINN=C2·VOUTN이 성립한다.In the conventional sample-hold amplifier shown in FIG. 1, the gain of the operational amplifier OP1 is determined according to the ratio of two capacitors C1 and C2, and the ratio of another two capacitors C3 and C4. That is, C1 · V INP = C2 · V OUTP holds, and C1 · V INN = C2 · V OUTN holds.
즉, VOUTP-VOUTN=n(VINP-VINN)이 성립하는 것이므로, 두 개의 캐패시터(C1)(C2)의 비로 연산 증폭기(OP1)의 이득이 결정되는 것이다.That is, since V OUTP -V OUTN = n (V INP -V INN ) is established, the gain of the operational amplifier OP1 is determined by the ratio of the two capacitors C1 and C2.
그러나 이와 같은 구성의 샘플-홀드 증폭기에서는 캐패시터의 값이 고정되어 있기 때문에, 연산 증폭기(OP1)의 이득 역시 고정된 값을 갖게된다. 따라서 입력 신호가 변화하게 되면, 출력 신호 역시 변화하기 때문에 일정한 샘플링이 이루어지지 않는 문제가 있다.However, since the value of the capacitor is fixed in the sample-hold amplifier of such a configuration, the gain of the operational amplifier OP1 also has a fixed value. Therefore, when the input signal changes, the output signal also changes, there is a problem that a constant sampling is not made.
따라서 본 고안은 연산증폭기의 이득을 결정하는 캐패시터의 값을 가변시킴으로써 목적하는 소정의 출력 신호를 얻을 수 있도록 하는데 그 목적이 있다.Accordingly, an object of the present invention is to obtain a desired output signal by varying a value of a capacitor which determines a gain of an operational amplifier.
도 1은 종래의 샘플-홀드 증폭기를 나타낸 회로도.1 is a circuit diagram showing a conventional sample-hold amplifier.
도 2는 본 고안의 샘플-홀드 증폭기를 나타낸 회로도.2 is a circuit diagram showing a sample-hold amplifier of the present invention.
도 3은 본 고안에 따른 제어신호를 발생시키기 위한 디코더와 특성표를 나타낸 도면.3 is a view showing a decoder and a characteristic table for generating a control signal according to the present invention;
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
S1∼S : 스위치 C1∼C : 캐패시터S1 to S: switch C1 to C: capacitor
OP1, OP2 : 연산 증폭기OP1, OP2: op amp
이와 같은 목적의 본 고안은 양단에 제 1 스위칭 수단과 제 2 스위칭 수단을 구비하고, 상기 제 1 스위칭 수단과 상기 제 2 스위칭 수단을 통하여 상기 입력 캐패시터에 병렬 연결된 제 1 캐패시터와; 양단에 제 3 스위칭 수단과 제 4 스위칭 수단을 구비하고, 상기 제 3 스위칭 수단과 상기 제 4 스위칭 수단을 통하여 상기 피드백 캐패시터에 병렬 연결된 제 2 캐패시터를 포함하여 이루어여 이루어진다.The present invention for this purpose has a first capacitor having a first switching means and a second switching means at both ends, the first capacitor connected in parallel to the input capacitor through the first switching means and the second switching means; And a third capacitor having a third switching means and a fourth switching means at both ends, and a second capacitor connected in parallel to the feedback capacitor through the third switching means and the fourth switching means.
이와 같이 이루어진 본 고안의 바람직한 실시예를 도 2를 참조하여 설명하면 다음과 같다. 도 2는 본 고안에 따른 샘플-홀드 증폭기를 나타낸 회로도이다.When explaining the preferred embodiment of the present invention made as described above with reference to FIG. 2 is a circuit diagram illustrating a sample-hold amplifier according to the present invention.
도 2에 나타낸 바와 같이, 연산 증폭기(OP2)는 비반전 입력단(+)과 반전 입력단(-)을 통하여 비반전 입력신호(VINP)와 반전 입력신호(VINN)가 각각 입력된다. 비반전 입력신호(VINP)의 입력 경로에는 캐패시터(C1)가 연결되어 있으며, 반전 입력신호(VINN)의 입력 경로에도 캐패시터(C3)가 연결되어 있다. 또한 비반전 입력신호(VINP)는 스위치(S1)에 의해 캐패시터(C1)로의 전달 경로가 단속되며, 반전 입력신호(VINN) 역시 스위치(S2)에 의해 캐패시터(C3)로의 전달 경로가 단속된다.As shown in FIG. 2, the non-inverting input signal V INP and the inverting input signal V INN are respectively input to the operational amplifier OP2 through the non-inverting input terminal (+) and the inverting input terminal (−). The capacitor C1 is connected to the input path of the non-inverting input signal V INP , and the capacitor C3 is also connected to the input path of the inverting input signal V INN . In addition, the non-inverting input signal V INP is interrupted by the transfer path to the capacitor C1 by the switch S1, and the inversion input signal V INN is also interrupted by the transfer path to the capacitor C3 by the switch S2. do.
캐패시터(C1)에 충전되어 있는 신호가 연산 증폭기(OP2)의 비반전 입력단(+)에 입력되도록 연결되어 있으며, 또 다른 캐패시터(C3)에 충전되어 있는 신호 역시 연산 증폭기(OP2)의 반전 입력단(-)에 직접 입력되도록 연결되어 있다. 이와 같은 연산 증폭기(OP2)의 비반전 입력단(+)과 반전 입력단(-)은 각각 스위치(S4)(S5)에 의해 접지단자와의 연결이 단속된다.The signal charged in the capacitor C1 is connected to the non-inverting input terminal (+) of the operational amplifier OP2, and the signal charged in another capacitor C3 is also the inverting input terminal of the operational amplifier OP2 ( Connected directly to-). The non-inverting input terminal (+) and the inverting input terminal (-) of the operational amplifier OP2 are connected to the ground terminal by switches S4 and S5, respectively.
연산 증폭기(OP2)의 비반전 출력신호(VOUTP)는 캐패시터(C2)를 통하여 연산 증폭기(OP2)의 비반전 입력단(+)에 피드백 되도록 연결되어 있으며, 연산 증폭기(OP2)의 반전 출력신호(VOUTN)는 캐패시터(C4)를 통하여 연산 증폭기(OP2)의 반전 입력단(-)으로 피드백 되도록 연결되어 있다. 이와 같은 비반전 출력신호(VOUTP)와 반전 출력신호(VOUTN)는 스위치(S6)에 의해 서로 단락되도록 연결되어 있다.The non-inverting output signal V OUTP of the operational amplifier OP2 is connected to be fed back to the non-inverting input terminal (+) of the operational amplifier OP2 through the capacitor C2, and the inverted output signal of the operational amplifier OP2 ( V OUTN ) is connected to be fed back to the inverting input terminal (−) of the operational amplifier OP2 through the capacitor C4. The non-inverting output signal V OUTP and the inverting output signal V OUTN are connected to each other by a switch S6 to be shorted to each other.
캐패시터(C1)에는 두 개의 또 다른 캐패시터(C5)(C6)가 병렬 연결되는데, 이 두 개의 캐패시터(C5)(C6)는 스위치(S7∼S10)에 의해 단속되도록 연결되어 있다. 캐패시터(C2)에도 두 개의 또 다른 캐패시터(C7)(C8)가 병렬 연결되는데, 이 두 개의 캐패시터(C7)(C8)는 스위치(S15∼S18)에 의해 단속되도록 연결되어 있다. 또 다른 캐패시터(C3)에도 역시 두 개의 또 다른 캐패시터(C9)(C10)가 병렬 연결되는데, 이 두 개의 캐패시터(C9)(C10)는 스위치(S19∼S22)에 의해 단속되도록 연결되어 있다.Two other capacitors C5 and C6 are connected in parallel to the capacitor C1, and the two capacitors C5 and C6 are connected to be interrupted by the switches S7 to S10. Two other capacitors C7 and C8 are also connected in parallel to the capacitor C2, and these two capacitors C7 and C8 are connected to be interrupted by the switches S15 to S18. Two other capacitors C9 and C10 are also connected to another capacitor C3 in parallel, and the two capacitors C9 and C10 are connected to be interrupted by the switches S19 to S22.
스위치(S7)(S9)와 스위치(S11)(S13)가 제 1 제어신호에 의해 온·오프 제어되도록 연결하고, 스위치(S8)(S10)와 스위치(S12)(S14)가 제 2 제어신호에 의해 온·오프 제어되도록 연결한다. 또 스위치(S15)(S17)와 스위치(S19)(S21)가 제 3 제어신호에 의해 온·오프 제어되도록 연결하고, 스위치(S16)(S18)와 스위치(S20)(S22)가 제 4 제어신호에 의해 온·오프 제어되도록 연결한다.The switches S7, S9 and S11, S13 are connected to be controlled on and off by the first control signal, and the switches S8, S10 and S12, S14 are connected to the second control signal. Connect to be controlled on and off by. In addition, the switches S15 and S17 and the switches S19 and S21 are connected to be controlled on and off by the third control signal, and the switches S16 and S18 and S20 and S22 are controlled by the fourth. Connect so as to be controlled on / off by signal.
만약 제 1 제어신호 내지 제 4 제어신호가 모두 비활성화되는 경우에는 네 개의 캐패시터(C1∼C4)만이 증폭 동작에 영향을 미치게 된다. 따라서 연산 증폭기(OP2)의 이득은 C1/C2에 비례하게 된다. 만약 제 1 제어신호가 활성화되어 스위치(S7)(S9)(S11)(S13)가 턴 온되면 두 개의 캐패시터(C5)(C9)까지 증폭 동작에 영향을 미치게 되어 연산 증폭기(OP2)의 이득은 (C1+C5)/C2에 비례하게 된다. 즉 연산 증폭기(OP2)의 이득이 C5/C2만큼 증가하는 것이다. 제 2 제어 신호가 활성화되는 경우에는 캐패시터(C6)(C10)가 증폭동작에 영향을 미치게된다. 따라서 연산 증폭기(OP2)의 이득은 (C1+C6)/C2에 비례하게되어, 이득이 C6/C2만큼 증가하는 것이다. 제 3 제어신호가 활성화되는 경우에는 캐피시터(C7)(C11)가 연산 증폭기(OP2)의 증폭 동작에 영향을 미치게 된다. 따라서 연산 증폭기(OP2)의 이득은 C1/(C2+C7)에 비례하게 되어 이득이 감소하는 것이다. 제 4 제어신호가 활성화되는 경우에는 캐패시터(C8)(C12)가 연산 증폭기(OP2)의 증폭 동작에 영향을 미치게되어 연산 증폭기(OP2)의 이득은 C1/(C2+C8)에 비례하게된다. 따라서 연산 증폭기(OP2)의 이득이 감소하는 것이다.If all of the first to fourth control signals are deactivated, only four capacitors C1 to C4 affect the amplification operation. Therefore, the gain of the operational amplifier OP2 is proportional to C1 / C2. If the first control signal is activated and the switches S7, S9, S11, and S13 are turned on, up to two capacitors C5 and C9 affects the amplification operation so that the gain of the operational amplifier OP2 It is proportional to (C1 + C5) / C2. That is, the gain of the operational amplifier OP2 increases by C5 / C2. When the second control signal is activated, the capacitors C6 and C10 affect the amplification operation. Therefore, the gain of the operational amplifier OP2 is proportional to (C1 + C6) / C2, so that the gain increases by C6 / C2. When the third control signal is activated, the capacitors C7 and C11 affect the amplification operation of the operational amplifier OP2. Therefore, the gain of the operational amplifier OP2 is proportional to C1 / (C2 + C7), so that the gain decreases. When the fourth control signal is activated, capacitors C8 and C12 affect the amplification operation of the operational amplifier OP2 so that the gain of the operational amplifier OP2 is proportional to C1 / (C2 + C8). Therefore, the gain of the operational amplifier OP2 is reduced.
만약 위에 설명한 제 1 제어신호 내지 제 4 제어신호를 선택적으로 활성화시킨다면, 샘플-홀드 증폭기의 이득을 가변시킬수 있게된다. 이와 같은 제어신호를 발생시키기 위한 수단의 일례를 도 3에 나타내었다. 도 3(a)는 디코더로서 두 개의 입력 신호(A)(B)에 따른 네 개의 출력신호(1∼4)를 갖는데, 네 개의 출력 신호(1∼4) 가운데 하나의 신호만이 활성화되며, 이를 표에 나타내었다. 이와 같은 네 개의 출력신호(1∼4)를 각각 제 1 제어신호 내지 제 4 제어신호로 활용하면 위에 설명한 바와같은 샘플-홀드 증폭기의 이득을 제어하는 것이 가능해진다.If the first control signal to the fourth control signal described above are selectively activated, the gain of the sample-hold amplifier can be varied. An example of a means for generating such a control signal is shown in FIG. Fig. 3 (a) has four output signals 1 to 4 according to two input signals A and B as decoders, in which only one of the four output signals 1 to 4 is activated. This is shown in the table. When the four output signals 1 to 4 are used as the first to fourth control signals, respectively, the gain of the sample-hold amplifier as described above can be controlled.
따라서 본 고안은 연산증폭기의 이득을 결정하는 캐패시터의 값을 가변시킴으로써 목적하는 소정의 출력 신호를 얻을 수 있도록 하는 효과가 있다.Therefore, the present invention has the effect of obtaining a desired output signal by varying the value of the capacitor that determines the gain of the operational amplifier.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970029761U KR200171366Y1 (en) | 1997-10-27 | 1997-10-27 | Sample-and-hold amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970029761U KR200171366Y1 (en) | 1997-10-27 | 1997-10-27 | Sample-and-hold amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990016361U true KR19990016361U (en) | 1999-05-25 |
| KR200171366Y1 KR200171366Y1 (en) | 2000-03-02 |
Family
ID=19512705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019970029761U KR200171366Y1 (en) | 1997-10-27 | 1997-10-27 | Sample-and-hold amplifier |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200171366Y1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180115759A (en) * | 2016-02-22 | 2018-10-23 | 자일링크스 인코포레이티드 | Automatic gain control circuit with linear gain code interleaved |
| KR20230070809A (en) * | 2021-11-15 | 2023-05-23 | 한양대학교 산학협력단 | Capacitive amplifier for changing gain without offset |
-
1997
- 1997-10-27 KR KR2019970029761U patent/KR200171366Y1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180115759A (en) * | 2016-02-22 | 2018-10-23 | 자일링크스 인코포레이티드 | Automatic gain control circuit with linear gain code interleaved |
| KR20230070809A (en) * | 2021-11-15 | 2023-05-23 | 한양대학교 산학협력단 | Capacitive amplifier for changing gain without offset |
Also Published As
| Publication number | Publication date |
|---|---|
| KR200171366Y1 (en) | 2000-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20111124 Year of fee payment: 13 |
|
| EXPY | Expiration of term |