KR19990013281A - 회로패턴의 치수정확도와 중첩정확도를 측정하기 위한 측정패턴세트 및 방법 - Google Patents

회로패턴의 치수정확도와 중첩정확도를 측정하기 위한 측정패턴세트 및 방법 Download PDF

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Abstract

측정패턴세트는 측정의 기초가 되는, 하층상에 형성된 제 1 측정패턴; 및 회로패턴과 동일한 레벨인 상층상에 형성된 제 2 측정패턴을 포함한다. 제 2 측정패턴은 제 1 측정패턴에 인접하게 배치된다. 제 1 및 제 2 패턴의 크기가 측정되어 설계값에 대한 제 2 측정패턴의 치수에러, 및 제 1 측정패턴에 대한 제 2 측정패턴의 중첩에러가 동시에 연산된다. 회로패턴의 치수정확도 및 중첩정확도가 위에서 연산된 치수에러 및 중첩에러에 따라 연산된다.

Description

회로패턴의 치수정확도와 중첩정확도를 측정하기 위한 측정패턴세트 및 방법
본 발명은 반도체 장치 제조시의 포토리소그래피 공정에 관한 것으로, 보다 상세하게는 측정패턴세트, 및 기판표면상에 전사된 회로패턴의 치수정확도와 중첩정확도를 측정하는 방법에 관한 것이다.
반도체 집적회로의 제조시, 포토리소그래피 공정은 반도체 집적회로의 품질을 향상시키는 데 중요하다. 그러한 포토리소그래피 공정은 투사정렬기 (projection aligner) 를 사용하여 수행된다.
통상적으로, 레티클 (reticle) 상에 형성된 회로패턴은 투사정렬기를 사용하여 웨이퍼와 같은 반도체 기판상에 반복하여 전사된다. 웨이퍼상에 전사된 회로패턴은 설계 요구에 따라 크기 측정되고, 또한 하층 패턴에 대한 중첩정확도도 측정된다.
종래의 방법에서는, 패턴측정 전용의 측정패턴이 회로패턴에 제공된다. 그러한 측정패턴이 전용의 측정디바이스에 의해 검출되고, 또한 측정된 크기가 설계값과 비교되어 회로패턴의 치수에러를 제공한다. 치수에러에 따라, 회로패턴은 표준 치수정확도의 소정의 합격범위내에 속하는 지 여부가 판정된다. 치수에러가 표준 치수정확도내에 속하면, 이 회로패턴은 합격이다. 다른 한편으로, 회로패턴의 치수에러가 표준에서 벗어나는 경우, 불합격 회로패턴을 포함하는 칩은 결함있는 제품으로 거절된다.
하층상의 패턴에 대한 회로패턴의 위치를 검출하기 위하여, 다른 전용의 측정패턴이 사용된다. 하층상에, 다른 전용의 측정패턴이 웰(well) 로서 형성된다. 상층과 하층의 이들 2 개의 측정패턴이 중첩 측정디바이스에 의해 검출된다. 상층과 하층상의 2 개의 전용 측정패턴 사이의 위치 차이가 표준 중첩정확도와 비교된다.
상술된 바와 같이, 웨이퍼상에 전사된 회로패턴이 표준 치수정확도 및 표준 중첩정확도 양쪽에서 합격으로 판정되는 경우, 웨이퍼는 다음 공정으로 이동한다.
그러나, 상술된 종래의 방법은 다음과 같은 문제점을 갖는다:
(1) 회로패턴의 치수정확도 및 중첩정확도를 측정하기 위하여, 2 개의 상이한 전용 디바이스가 요구된다.
(2) 회로패턴의 치수정확도 및 중첩정확도를 측정하기 위하여, 2 개의 상이한 전용 측정패턴들이 기판상에 형성되어야 한다.
(3) 치수정확도 및 중첩정확도가 상이한 디바이스를 사용하여 판정되고, 따라서 측정 프로세스를 수행하는 데 오랜 시간이 걸린다.
(4) 치수정확도 및 중첩정확도가 상이한 표준에 따라 판정되기 때문에, 회로패턴의 전체적인 정확도 (패턴품질) 를 판정하기 위하여 또다른 연산을 수행해야 한다. 일반적으로, 전체적인 정확도 측정 프로세스에서는, 만일 회로패턴이 표준 치수정확도의 범위내에 속하면 중첩정확도의 합격범위가 넓어질 수도 있다.
따라서, 본 발명은 회로패턴의 치수정확도 및 중첩정확도를 단시간에 용이하게 판정할 수 있는 측정패턴세트를 제공하는 것을 그 목적으로 한다.
본 발명의 다른 목적은 회로패턴의 치수정확도 및 중첩정확도를 측정하는 방법을 제공하는 것으로, 이 방법에 의해 회로패턴의 치수정확도 및 중첩정확도가 단시간에 용이하게 판정될 수 있다.
본 발명의 또다른 목적은 회로패턴의 치수정확도 및 중첩정확도를 측정하는 장치를 제공하는 것으로, 이 장치에 의해 회로패턴의 치수정확도 및 중첩정확도가 간단한 구조로 용이하게 판정될 수 있다.
본 발명의 부가적인 목적, 장점들, 및 새로운 특징들은 다음의 설명에 부분적으로 기재될 것이고, 본 출원을 심사시 당분야의 당업자들에게 부분적으로 자명할 것이고 또는 본 발명의 실행에서 밝혀질 수도 있다. 본 발명의 상기 목적 및 장점들은 첨부된 청구항들에 명확하게 지적된 수단들 및 조합에 의해 실현되고 획득될 수도 있다.
본 발명의 제 1 양태에 따른 측정패턴세트는 측정의 기초가 되는, 하층상에 형성되어 있는 제 1 패턴; 및 회로패턴과 동일한 레벨인 상층상에 형성되어 있는 제 2 패턴을 포함한다. 제 2 패턴은 제 1 패턴에 인접하게 배치된다. 제 1 및 제 2 패턴의 크기가 측정되어, 설계값에 대한 제 2 패턴의 치수에러, 및 제 1 패턴에 대한 제 2 패턴의 중첩에러가 동시에 연산된다. 회로패턴의 치수정확도 및 중첩정확도는 위에서 연산된 치수에러 및 중첩에러에 따라 연산된다.
본 발명의 제 2 양태에 따른 방법에서, 제 1 패턴은 하층상에 형성되며, 측정의 기초가 된다. 그리고, 제 2 패턴은 회로패턴과 동일한 레벨인 상층상에 형성되어, 제 1 패턴에 인접하게 배치된다. 다음으로, 제 1 및 제 2 패턴의 크기가 측정되어 제 2 패턴의 설계값에 대한 제 2 패턴의 치수에러 및 제 1 패턴에 대한 제 2 패턴의 중첩에러가 동시에 연산된다. 그 다음에, 회로패턴의 치수정확도 및 중첩정확도가 위에서 연산된 치수에러 및 중첩에러에 따라 연산된다.
본 발명의 제 3 양태에 따른 장치는 제 1 및 제 2 패턴의 크기를 동시에 측정하는 측정 디바이스를 구비한다. 제 1 패턴은 하층상에 형성되고 제 2 패턴은 회로패턴과 동일한 레벨인 상층상에 형성된다. 이 장치는, 제 2 패턴의 설계값에 대한 제 2 패턴의 치수에러, 및 제 1 패턴에 대한 제 2 패턴의 중첩에러를 동시에 연산하고, 치수에러 및 중첩에러를 합산하는 연산부를 추가로 포함한다. 이 장치에는 또한 판정부가 제공되며, 이 판정부는 제 2 패턴의 치수에러와 중첩에러의 합을 소정의 기준값과 비교하여 회로패턴의 전체적인 패턴품질이 표준 범위내에 속하는지 여부를 판정한다.
본 발명에 따르면, 회로패턴의 치수정확도 및 중첩정확도가 단일 측정 디바이스에 의해 판정될 수 있다.
본 발명에서, 제 1 및 제 2 패턴 각각은 X 와 Y 양방향의 크기가 동시에 측정될 수 있도록 설계될 수도 있다. 패턴들은 동시에 X 와 Y 양방향에서 크기 측정될 수 있고, 따라서 회로패턴의 패턴품질은 각 방향에 대해 독립적으로 판정될 수 있다.
게다가, 제 1 패턴은 상이한 층상에서 X 와 Y 방향으로 각각 연장하는 한 쌍의 라인패턴을 포함할 수도 있다. 이 경우, 회로패턴의 패턴품질은 각 방향에 대해 독립적으로 상이한 층들에 대해 판정될 수 있다.
게다가, 제 1 패턴은, 2 개의 상이한 층상에서 X 방향으로 연장하는 라인의 양쪽에 각각 배치되는 한 쌍의 라인패턴; 및 다른 2 개의 상이한 층상에서 Y 방향으로 연장하는 라인의 양쪽에 각각 배치되는 다른 한 쌍의 라인패턴을 포함할 수도 있고, 따라서 중첩정확도가 이들 4 개의 상이한 층들 각각에 대해서 측정될 수 있다. 이 경우, 회로패턴의 패턴품질은 X 방향에서 2 개의 상이한 프로세스(층) 에 대해 판정될 수 있고, 마찬가지로 Y 방향에서 다른 2 개의 상이한 프로세스(층) 에 대해 판정될 수 있다. 즉, 패턴 품질이 4 개의 상이한 프로세스(층) 에 대해 판정될 수 있다.
도 1 은 본 발명에 따른, 웨이퍼상에 전사된 회로패턴의 치수정확도 및 중첩정확도를 측정하는 장치를 도시하는 설명도.
도 2 는 본 발명의 제 1 실시예의 측정패턴세트를 도시하는 평면도.
도 3 은 도 2 에 도시된 측정패턴세트를 사용하여, 회로패턴의 패턴 품질을 판정하기 위한 프로세스를 나타내는 흐름도.
도 4 는 본 발명의 제 2 실시예의 측정패턴세트를 도시하는 평면도.
도 5 는 본 발명의 제 3 실시예의 측정패턴세트를 도시하는 평면도.
도 6 은 본 발명의 제 4 실시예의 측정패턴세트를 도시하는 평면도.
*도면의 주요부분에 대한 부호의 설명*
2 : 웨이퍼 4 : 웨이퍼 스테이지
6 : 광검출기 7 : 연산부
8 : 판정부
도 1 은 웨이퍼 (2) 상에 전사된 회로패턴 (도시되지 않음) 의 치수정확도 및 중첩정확도를 측정하는 장치를 도시하고 있으며, 웨이퍼 (2) 는 웨이퍼 스테이지 (4) 상에 놓여 있다. 이 장치는 광검출기 (6), 광검출기 (6) 에 접속되어 있는 연산부 (7), 및 연산부 (7) 에 접속되어 있는 판정부 (8) 를 포함한다. 광검출기 (6) 는 이미지 센서를 구비하며, 웨이퍼 (2) 의 칩 영역으로부터의 빛이 이미지 센서의 표면상에 초점이 맞을 때 전하들이 도입된다. 즉, 광검출기 (6) 는 웨이퍼 (2) 의 칩영역상에 전사된 제 1 및 제 2 측정패턴 (11 과 12) 을 검출하고 동시에 이들 패턴의 크기 (a, b, 및 c) 를 측정한다. 웨이퍼 (2) 상의 각각의 칩영역에서는, 복수의 회로패턴이 중첩되어 전사된다.
도 2 는 본 발명의 제 1 실시예에 따른, 웨이퍼 (2) 의 표면상으로 전사된, 측정패턴세트를 도시하고 있다. 이 측정패턴세트는 제 1 라인패턴 (11) 및 제 2 라인패턴 (12) 을 포함하며, 칩 영역내의 회로패턴 외부로 전사될 수도 있다. 제 1 라인패턴 (11) 은 하층 (기준층) 상에 형성된 에칭 패턴으로, 중첩정확도 측정의 기초가 된다. 제 2 라인패턴 (12) 은 하층상에 중첩된, 상층상에 형성되어 있는 레지스트 패턴이다. 제 1 및 제 2 라인패턴 (11 과 12) 은 서로 인접하게 배치되어 있다.
도 1 을 다시 참조하면, 연산부 (7) 가 설계값에 대한 제 2 측정패턴 (12) 의 치수에러, 및 제 1 측정패턴 (11) 에 대한 제 2 측정패턴 (12) 의 중첩에러를 동시에 연산한다. 연산부 (7) 는 또한 치수에러 및 중첩에러를 합산한다. 판정부 (8) 는 연산부 (7) 에서 제공되는 치수에러와 중첩에러의 합을 소정의 기준값과 비교하여 회로패턴의 전체적인 패턴품질이 표준 범위내에 속하는지 여부를 판정한다.
제 1 라인패턴 (11) 은 크기 측정 전용의 패턴으로, 이 패턴은 크기(폭) a 를 갖도록 설계되어 있다. 마찬가지로, 제 2 라인패턴 (12) 도 크기 측정 전용의 패턴으로, 이 패턴은 크기(폭) c 를 갖도록 설계되어 있다. 제 1 및 제 2 라인패턴 (11 과 12) 은 거리 b 만큼 떨어져 배치되어 있으므로 그것의 형성에는 어떤 문제도 없다. 라인패턴 (11 과 12) 사이의 거리 b 는 임의로 설계된다. 예를 들어, 상술된 크기들 a, b, 및 c 는 각각 0.5 ㎛, 1 ㎛, 및 0.5 ㎛ 일 수 있다. 상술된 바와 같이, 제 1 라인패턴 (11) 의 크기 a, 라인패턴 (11 과 12) 사이의 거리 b, 및 제 2 라인패턴 (12) 의 크기 c 는 도 1 에 도시된 광검출기 (6) 에 의해 측정된다.
도 3 은 회로패턴의 치수정확도 및 중첩정확도를 판정하기 위한 단계들을 도시하고 있다. 연산부 (7) 는 위의 측정값 a, b, 및 c 에 기초하여 다음과 같이 회로패턴의 정확도를 판정한다.
(1) 먼저, 연산부 (7) 는 제 2 라인패턴 (12) 의 측정값 c 이 표준 합격범위내에 속하는지 여부를 판정한다. 표준 합격범위내에 속하는 경우, 설계값으로부터의 차이 c (치수에러) 가 연산된다. 만일 측정값 c 가 표준 합격범위에서 벗어나면, 웨이퍼 (2) 는 재처리된다.
(2) 다음으로, 연산부 (7) 는 제 1 라인패턴 (11) 에 대한 제 2 라인패턴 (12) 의 중첩에러를 연산한다. 중첩에러 A 는 다음의 수학식 1 에 따라 연산된다:
중첩에러 (A) = 측정값 [(a/2) + b + (c/2)]
- 설계값 [(a/2) + b + (c/2)].
제 1 라인패턴 (11) 의 크기 a 는 제 2 라인패턴 (12) 이 형성되기 전에 측정되었고, 또한 그 크기는 항상 합격범위내에 속한다. 설계값에 대한 제 1 라인패턴 (11) 의 치수에러를 a 이라고 가정하자.
중첩정확도는 다음의 수학식 2 에 따라 판정된다
B a + c + A
여기서, B 는 중첩정확도의 표준 범위이다.
수학식 2 를 만족하는 경우, 회로패턴은 합격으로 판정된다.
상술된 방법에 따르면, 제 1 및 제 2 라인패턴 (11 과 12) 이 동시에 크기 측정되고, 따라서 회로패턴의 치수정확도 및 중첩정확도가 단일 측정 장치 (6, 7, 및 8) 에 의해 판정될 수 있다.
도 4 는 본 발명의 바람직한 제 2 실시예에 따른, 웨이퍼 (2) 의 표면상에 전사된 측정패턴세트를 도시하고 있다. 이 측정패턴세트는 하층 (기준층) 위에 형성된 제 1 측정패턴 (21) 및 상층상에 형성된 제 2 측정패턴 (12) 을 포함한다. 하층은 상층의 중첩정확도 측정의 기초가 된다. 제 1 및 제 2 측정패턴 (21 과 22) 각각은 사각형 프레임의 형상이다. 제 2 측정패턴 (22) 은 중심에서 제 1 측정패턴을 둘러싸도록 배치되어 있다.
제 1 측정패턴 (21) 은 c, d, i, 및 j 의 프레임 폭을 갖도록 설계되며, 이 프레임 폭들은 치수 제어에 적합하고, 크기 c, d, i, 및 j 를 측정할 수 있도록 충분히 긴 길이들을 갖는다. 제 1 측정패턴 (21) 의 프레임 폭 c, d, i, 및 j 은 너무 크지도 않고 너무 작지도 않게 적절하게 설계되어서, 이 크기들은 동일층(상층) 위에 형성된 회로패턴의 크기들에 가깝다.
제 2 측정패턴 (22) 은 제 1 실시예에서와 동일한 방법으로 형성된다. 제 2 측정패턴 (22) 은 레지스트 패턴으로, 치수목표(size target)를 제공하기 위하여 a, f, g, 및 l 의 프레임 폭을 갖도록 설계되어 있다. 제 2 측정패턴 (22) 의 프레임 폭 a, f, g, 및 l 은 너무 크지도 않고 너무 작지도 않게 적절하게 설계되어서, 이 크기들은 동일층(상층) 위에 형성된 회로패턴의 크기들에 가깝다.
제 1 및 제 2 측정패턴 (21 과 22) 은 임의의 거리 b, e, h, 및 k 를 갖도록 배치되어서 제 2 측정패턴 (22) 은 제 1 측정패턴에 어떤 영향도 주지 않고 형성될 수 있다. 본 실시예에서, 제 1 및 제 2 측정패턴 (21 과 22) 은 c = d = I = j 및 b = e = h = k 의 관계를 만족하도록 설계되어 있다. 예를 들어, 제 1 측정패턴 (21) 은 1 내지 2 ㎛ 의 내폭 (D) 을 갖도록 설계된다.
회로패턴의 치수정확도 및 중첩정확도를 제공하기 위하여, 먼저, 형성된 제 1 및 제 2 측정패턴 (21 과 22) 의 모든 크기가 측정된다. 측정패턴세트에서, 수평 방향은 X, 수직 방향은 Y 라고 하자. X-X' 과 Y-Y' 의 면적내에 배치된 제 1 및 제 2 측정패턴 (21 과 22) 의 모든 크기가 동시에 단일 평면내에서 측정된다.
측정의 결과들에 따라, 제 2 측정패턴의 설계값에 대한 X 방향으로의 제 2 측정패턴 (22) 의 치수에러22x 는 다음의 수학식 3 으로 연산된다:
22 x = (a+f)/2.
설계값에 대한 X 방향의 제 1 측정패턴 (21) 의 치수에러는 21 x 이고, 사전에 측정되었다고 하자. 제 1 및 제 2 측정패턴 (21 과 22) 사이의 X 방향으로의 중첩에러 x 는 다음의 수학식 4 에 따라 연산된다:
x = 측정값 [(a/2) + b + (c/2) + (d/2) + e + (f/2)]/2
- 설계값 [(a/2) + b + (c/2) + (d/2) + e + (f/2)]/2.
위의 연산값 21 x, 22 x 및 x 이 다음의 수학식 5 를 만족하면, 회로패턴은 합격이라고 판정되며,
x 21 x + x + 22 x
여기서, x 는 전체적인 표준 정확도의 소정의 범위이다.
X 방향에서와 동일한 방법으로, Y 방향에서의 제 2 측정패턴 (22) 의 측정이 수행된다. 제 2 실시예의 패턴 배치에서는, X 와 Y 양방향으로 동시에 측정이 수행될 수 있어서, 회로패턴의 패턴 정확도 데이터가 각 방향에 대해 독립적으로 제공될 수 있다.
본 실시예에서, 비록 크기 데이터가 패턴의 우측 및 좌측의 양측으로부터 취해질 지라도, 이들 측면들 중 어느 한쪽의 크기 데이터만이 동일한 장점으로 패턴 정확도를 판정하는 데 사용될 수도 있다. 패턴 (21 과 22) 의 측정, 치수에러와 중첩에러의 연산 처리, 및 회로패턴의 패턴 품질의 판정 처리는 바람직한 제 1 실시예에서와 동일한 방법으로, 도 1 에 도시된 바와 같은 장치에 의해 수행된다.
상술된 바와 같이, 바람직한 제 2 실시예에 따르면, 제 1 및 제 2 측정패턴 (21 과 22) 의 모든 크기가 X 와 Y 방향 양쪽에서 동시에 측정될 수 있고, 따라서, 회로패턴의 패턴 품질은 각 방향에 대해 용이하게 판정될 수 있다.
도 5 는 본 발명의 바람직한 제 3 실시예에 따른, 웨이퍼 (2) 의 표면상으로 전사된 측정패턴세트를 도시하고 있다. 본 실시예에서, 회로패턴의 중첩정확도는 X 와 Y 방향 각각에 대해 상이한 기준층을 사용하여 판정된다. 측정패턴세트는 한 쌍의 제 1 측정패턴 (31), 한 쌍의 제 2 측정패턴 (32) 및 제 3 측정패턴 (33) 을 포함한다. 한 쌍의 제 1 측정패턴 (31) 은 Y 방향으로 연장하도록 설계되어 있고, 한 쌍의 제 2 측정패턴 (32) 은 X 방향으로 연장하도록 설계되어 있다. 제 3 측정패턴 (33) 은 사각형 프레임의 형상이다.
한 쌍의 제 1 및 제 2 측정패턴 (31 과 32) 은 최하층인 제 1 층 및 제 1 층상의 제 2 층상에 각각 형성되어 있다. 제 3 측정패턴 (33) 은 회로패턴이 전사되는 최상층 위에 형성된다. 한 쌍의 제 1 측정패턴 (31) 은 제 1 및 제 2 실시예에서 설명된 패턴들과 동일한 방법으로 형성된다.
바람직한 제 2 실시예에서와 동일한 방법으로, 설계값에 대한 측정패턴 (31) 의 치수에러 31 x , 설계값에 대한 측정패턴 (33) 의 치수에러 33 x , 및 측정패턴 (31) 과 (33) 사이의 중첩에러 x 가 연산된다. 아래의 수학식 6 에 따라, 회로패턴의 패턴 정확도가 X 방향에서 판정된다:
x 31 x + x + 33 x
여기서, x 는 회로패턴의 전체적인 표준 정확도의 소정의 범위이다.
Y 방향에서, 패턴 (31 내지 33) 의 측정, 및 치수정확도와 중첩정확도의 연산은 X 방향에서와 동일한 방법으로 수행된다. 한 쌍의 제 1 및 제 2 측정패턴 (31 과 32) 이 상이한 층에 형성되고, 따라서 최상층 위의 회로패턴의 중첩정확도는 2 개의 상이한 층에 대해 독립적으로 판정될 수 있다.
패턴 (31 내지 33) 의 측정, 치수에러와 중첩에러의 연산 프로세스, 및 회로패턴의 패턴 품질의 판정 프로세스는 제 1 실시예에서와 동일한 방법으로, 도 1 에 도시된 바와 같은 장치에 의해 수행될 수 있다.
바람직한 제 3 실시예에 따르면, 측정패턴 (31 내지 33) 의 모든 크기가 X 와 Y 양쪽 방향에서 동시에 측정될 수 있고, 회로패턴의 패턴 정확도가 각각의 방향에서 상이한 층들에 대해 용이하게 판정될 수 있다.
도 6 은 본 발명의 바람직한 제 4 실시예에 따른, 웨이퍼 (2) 의 표면상으로 전사된 측정패턴세트를 도시하고 있다. 본 실시예에서, 회로패턴의 중첩정확도는 X 와 Y 각 방향에서 2 개의 상이한 층에 대해 판정된다. 측정패턴세트는 제 1 내지 제 5 측정패턴 (41 내지 45) 을 포함한다. 제 1 및 제 2 측정패턴 (41 과 42) 은 선분 Y-Y' 의 우측과 좌측 각각에서 Y 방향으로 연장하도록 설계되어 있다. 제 3 및 제 4 측정패턴 (43 과 44) 은 선분 X-X' 의 상측과 하측 각각에서 X 방향으로 연장하도록 설계되어 있다. 제 5 측정패턴 (45) 은 사각형 프레임의 형상이고, 제 1 내지 제 4 측정패턴 (41 내지 44) 에 의해 둘러싸여 있다.
제 1 내지 제 5 측정패턴 (41 내지 45) 은 최하에서 최상의 순서로 상이한 층들 위에 형성되어 있다. 회로패턴은 제 5 측정패턴 (45) 과 함께 최상층 위에 형성되어 있다. 제 1 및 제 2 측정패턴 (41 과 42) 은 X 방향에서의 회로패턴의 중첩정확도를 측정하는데 사용된다. 제 3 및 제 4 측정패턴 (43 과 44) 은 Y 방향에서의 회로패턴의 중첩정확도를 측정하는데 사용된다.
측정패턴 (41 내지 45) 을 측정하기 위하여, 먼저, X 방향 (X-X') 으로의 모든 크기가 측정된다. 설계값에 대한 제 1 측정패턴 (41) 의 치수에러 a 및 설계값에 대한 제 2 측정패턴 (42) 의 치수에러 f 는 이들 패턴들이 형성되는 경우에 사전에 획득된다. X 방향에서의 측정 결과에 따라, 제 5 측정패턴 (45) 의 크기 c 와 d 의 평균이 연산된 다음, 제 5 측정패턴 (45) 의 치수에러 45 가 그것의 설계값에 대해 연산된다.
제 1 및 제 5 측정패턴 (41 과 45) 사이의 중첩에러 (41-45) 는 (41-45) = (a/2) + b + (c/2) 의 식에 따라 연산된다. 따라서, 제 1 측정패턴 (41) 에 대한 제 5 측정패턴 (45) 의 전체적인 정확도(패턴 품질) 는 다음의 수학식 7 에 따라 판정된다:
x1 a + (41-45) + 45
여기서, x1 은 표준 정확도의 합격범위이다. 제 1 측정패턴 (41) 에 대한 제 5 측정패턴 (45) 의 전체적인 정확도는 제 1 측정패턴 (41) 이 형성되어 있는 최하층에 대한 최상층상에 형성된 회로패턴의 패턴 품질을 의미한다.
동일한 방법으로, 제 2 및 제 5 측정패턴 (42 와 45) 사이의 중첩에러 (42-45) 는 다음식 (42-45) = (d/2) + e + (f/2) 에 따라 연산된다. 제 2 측정패턴 (42) 에 대한 제 5 측정패턴 (45) 의 전체적인 정확도는 다음의 수학식 8 에 의해 판정된다:
x2 f + (42-45) + 45
여기서, x2 는 표준 정확도의 합격범위이다. 제 2 측정패턴 (42) 에 대한 제 5 측정패턴 (45) 의 전체적인 정확도는 제 2 측정패턴 (42) 이 형성되어 있는 하층에 대한 최상층 위에 형성된 회로패턴의 패턴 품질을 의미한다.
Y 방향에서, 측정패턴 (43, 44, 및 45) 각각의 치수에러가 측정되고, 제 3 및 제 4 측정패턴 (43 과 44) 에 대한 제 5 측정패턴 (45) 의 중첩에러가 각각 측정된다. 이러한 측정 결과에 따라, 회로패턴의 패턴 품질이 판정될 수 있다.
측정패턴 (41 내지 45) 의 측정, 치수에러와 중첩에러의 연산 프로세스, 및 회로패턴의 패턴 품질의 판정 프로세스는 제 1 실시예에서와 동일한 방법으로 도 1 에 도시된 장치에 의해 수행된다.
바람직한 제 4 실시예에 따르면, 회로패턴의 패턴 품질은 X 방향에서 2 개의 상이한 프로세스(층) 에 대해 판정될 수 있고, 마찬가지로 Y 방향에서 다른 2 개의 상이한 프로세스(층) 에 대해서 판정될 수 있다. 즉, 측정패턴들은 X 와 Y 양쪽 방향에서 동시에 측정될 수 있고, 회로패턴의 패턴 품질은 4 개의 상이한 프로세스(층) 에 대하여 판정될 수 있다. 만일 다른 패턴들이 측정패턴 (41 과 42) 의 외부에 형성되면, 패턴 품질이 판정되는 방법의 수가 증가될 수 있다.
비록 본 발명이 완전하고 명확한 설명을 위하여 특정 실시예들에 대해 설명되었지만, 첨부된 청구항들은 한정되지 않으며, 여기에 기재된 기본적인 밤위에 포함되는, 당분야의 당업자에 의한 모든 변형 및 대안들을 구체화하는 것으로 해석되어야 한다.
이상의 설명에서 알 수 있는 바와 같이, 본 발명은 회로패턴의 치수정확도 및 중첩정확도를 단시간에 용이하게 판정할 수 있는 측정패턴세트, 방법 및 장치를 제공하며, 상기 방법 및 장치에 의해 회로패턴의 치수정확도 및 중첩정확도가 간단한 구조로 용이하게 판정될 수 있다.

Claims (14)

  1. 기판 표면상에 전사된 회로패턴의 치수정확도 및 중첩정확도를 측정하는데 사용되는 측정패턴세트로서,
    상기 측정의 기초가 되는, 하층상에 형성되는 제 1 패턴; 및
    상기 회로패턴과 동일한 레벨인 상층상에 형성되는 제 2 패턴으로서, 상기 제 1 패턴에 인접하게 배치되는 상기 제 2 패턴을 구비하며,
    상기 제 1 및 제 2 패턴이 크기 측정되어, 상기 제 2 패턴의 설계값에 대한 상기 제 2 패턴의 치수에러, 및 상기 제 1 패턴에 대한 상기 제 2 패턴의 중첩에러를 동시에 연산한 다음에, 상기 회로패턴의 상기 치수정확도 및 중첩정확도가 위에서 연산된 상기 치수에러 및 상기 중첩에러에 따라 연산되는 것을 특징으로 하는 측정패턴세트.
  2. 제 1 항에 있어서,
    상기 치수에러 및 상기 중첩에러가 합산되고, 상기 합이 소정의 기준값과 비교되어 상기 회로패턴의 전체적인 패턴 품질이 표준 범위내에 속하는지 여부를 판정하는 것을 특징으로 하는 측정패턴세트.
  3. 제 1 항에 있어서,
    제 1 및 제 2 패턴 각각은 X 와 Y 양방향의 크기가 동시에 측정되도록 설계되는 것을 특징으로 하는 측정패턴세트.
  4. 제 3 항에 있어서,
    상기 제 1 패턴이 상이한 층상에서 X 와 Y 방향으로 각각 연장하는 한 쌍의 라인패턴을 포함하는 것을 특징으로 하는 측정패턴세트.
  5. 제 4 항에 있어서,
    상기 제 1 패턴은, 2 개의 상이한 층상에서 X 방향으로 연장하는 라인의 양쪽에 각각 배치되는 한 쌍의 라인패턴; 및 다른 2 개의 상이한 층상에서 Y 방향으로 연장하는 라인의 양쪽에 각각 배치되는 다른 한 쌍의 라인패턴을 포함하고, 그래서 상기 중첩정확도가 이들 4 개의 상이한 층들 각각에 대해 측정되는 것을 특징으로 하는 측정패턴세트.
  6. 기판 표면상에 전사된 회로패턴의 치수정확도 및 중첩정확도를 측정하는 방법으로서,
    상기 측정의 기초가 되는, 하층상에 제 1 패턴을 형성하는 단계;
    상기 회로패턴과 동일한 레벨인 상층상에 제 2 패턴을 형성하는 단계로서, 상기 제 2 패턴이 상기 제 1 패턴에 인접하게 배치되는 단계;
    상기 제 1 및 제 2 패턴들의 크기를 측정하여 상기 제 2 패턴의 설계값에 대한 상기 제 2 패턴의 치수에러, 및 상기 제 1 패턴에 대한 상기 제 2 패턴의 중첩에러를 동시에 연산하는 단계; 및
    위에서 연산된 상기 치수에러 및 상기 중첩에러에 따라 상기 회로패턴의 상기 치수정확도 및 상기 중첩정확도를 연산하는 단계를 구비하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서,
    상기 치수에러 및 상기 중첩에러가 합산되고, 상기 합이 소정의 기준값에 비교되어 상기 회로패턴의 전체적인 패턴 품질이 표준 범위내에 속하는지 여부를 판정하는 것을 특징으로 하는 방법.
  8. 제 6 항에 있어서,
    상기 제 1 및 제 2 패턴을 형성하는 단계에서, 상기 제 1 및 제 2 패턴 각각은 X 와 Y 양방향의 크기가 동시에 측정되도록 설계되고, 또한
    상기 제 1 및 제 2 패턴을 측정하는 단계에서, 상기 제 1 및 제 2 패턴이 X 와 Y 방향에서 동시에 측정되어서 각 방향의 상기 치수정확도 및 상기 중첩정확도를 제공하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    상기 제 1 패턴을 형성하는 단계에서, 한 쌍의 라인패턴들이 상이한 층상에서 X 와 Y 방향으로 각각 연장하도록 형성되어서, 상기 중첩정확도가 이들 2 개의 상이한 층에 대해 측정되는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 제 1 패턴을 형성하는 단계에서, 한 쌍의 패턴이 각각 2 개의 상이한 층상에서 X 방향으로 연장하는 라인의 양쪽에 배치되고; 또한 다른 한 쌍의 패턴이 각각 다른 2 개의 상이한 층상에서 Y 방향으로 연장하는 라인의 양쪽에 배치되어, 상기 중첩정확도가 이들 4 개의 상이한 층들 각각에 대해서 측정되는 것을 특징으로 하는 방법.
  11. 기판 표면상에 전사된 회로패턴의 치수정확도 및 중첩정확도를 측정하는 장치로서,
    제 1 및 제 2 패턴의 크기를 동시에 측정하는 측정 디바이스로서, 상기 제 1 패턴은 하층상에 형성되고 상기 제 2 패턴은 상기 회로패턴과 동일한 레벨인 상층상에 형성되는, 상기 측정 디바이스;
    상기 제 2 패턴의 설계값에 대한 상기 제 2 패턴의 치수에러, 및 상기 제 1 패턴에 대한 상기 제 2 패턴의 중첩에러를 동시에 연산하고, 또한 상기 치수에러 및 상기 중첩에러를 합산하는 연산부; 및
    상기 제 2 패턴의 상기 치수에러 및 중첩에러의 상기 합을 소정의 기준값에 비교하여 상기 회로패턴의 전체적인 패턴 품질이 표준 범위내에 속하는지 여부를 판정하는 판정부를 구비하는 것을 특징으로 하는 장치.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 패턴 각각은 X 와 Y 양방향의 크기가 동시에 측정되도록 설계되고, 또한
    상기 측정 디바이스는 동시에 X 와 Y 방향의 상기 제 1 및 제 2 패턴을 측정하여 각 방향의 상기 치수정확도 및 중첩정확도를 제공하는 것을 특징으로 하는 장치.
  13. 제 12 항에 있어서,
    상기 제 1 패턴이 상이한 층상에서 X 와 Y 방향으로 각각 연장하는 한 쌍의 라인패턴을 포함하여, 상기 중첩정확도가 이들 2 개의 상이한 층에 대해 측정되는 것을 특징으로 하는 장치.
  14. 제 13 항에 있어서,
    상기 제 1 패턴이, 2 개의 상이한 층상에서 X 방향으로 연장하는 라인의 양쪽에 각각 배치된 한 쌍의 라인패턴; 및 다른 2 개의 상이한 층상에서 Y 방향으로 연장하는 라인의 양쪽에 각각 배치된 다른 한 쌍의 라인패턴을 포함하여, 상기 중첩정확도가 이들 4 개의 상이한 층들 각각에 대해서 측정되는 것을 특징으로 하는 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6440759B1 (en) * 2001-06-29 2002-08-27 Infineon Technologies Ag Method of measuring combined critical dimension and overlay in single step
JP4887062B2 (ja) 2006-03-14 2012-02-29 株式会社日立ハイテクノロジーズ 試料寸法測定方法、及び試料寸法測定装置
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JP6942555B2 (ja) * 2017-08-03 2021-09-29 東京エレクトロン株式会社 基板処理方法、コンピュータ記憶媒体及び基板処理システム

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5543921A (en) * 1989-05-08 1996-08-06 Canon Kabushiki Kaisha Aligning method utilizing reliability weighting coefficients
JP2616676B2 (ja) * 1993-11-30 1997-06-04 日本電気株式会社 半導体装置の製造方法
JP3693370B2 (ja) * 1994-10-18 2005-09-07 株式会社ルネサステクノロジ 重合わせ精度測定マーク

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