KR19990010805U - Tape carrier package and package assembly using the same - Google Patents
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Abstract
1. 청구범위에 기재된 고안이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 고안은 테이프 캐리어 패캐이지 및 그 조립체에 관한 것으로서, 한정된 공간에 다수의 패캐이지를 실장할 수 있는 테이프 캐리어 패캐이지 조립체에 관한 것이다.The present invention relates to a tape carrier package and an assembly thereof, and more particularly to a tape carrier package assembly capable of mounting a plurality of packages in a limited space.
2. 고안이 해결하고자 하는 기술적 과제2. The technical problem to be solved by the invention
본 고안은 금속패턴이 형성된 연결판과 테이프를 이용하여 단일의 패캐이지를 형성하고, 다수의 패캐이지를 적층형태로 구성한다.The present invention forms a single package using a connecting plate and a tape on which a metal pattern is formed, and configures a plurality of packages in a stacked form.
3. 고안의 해결의 요지3. Summary of solution
본 고안은 금속패턴이 형성된 연결판의 상부에 칩을 부착시키고, 칩과 상기 연결판의 상부에 금속패턴이 형성된 테이프를 부착하여 패캐이지를 형성하며, 이러한 패캐이지를 다수 적층하여 패캐이지 조립체를 형성한다.The present invention attaches a chip on top of a connecting plate on which a metal pattern is formed, forms a package by attaching a chip and a tape on which the metal pattern is formed on the top of the connecting plate, and stacks a plurality of such packages to form a package assembly. Form.
4. 고안의 중요한 용도4. Important uses of the devise
본 고안은 조립 비용의 절감과 패캐이지의 대용량화에 이용된다.The present invention is used to reduce the assembly cost and increase the capacity of the package.
Description
본 고안은 테이프 캐리어 패캐이지(tape carrier package) 및 이를 이용한 패캐이지 조립체에 관한 것으로서, 특히 좁은 공간에 많은 다수의 패캐이지를 효과적으로 실장할 수 있음은 물론 조립 비용을 절감할 수 있는 테이프 캐리어 패캐이지 및 그를 이용한 패캐이지 조립체에 관한 것이다.The present invention relates to a tape carrier package and a package assembly using the same, and particularly, a tape carrier package that can effectively mount a large number of packages in a narrow space and can reduce assembly costs. And a package assembly using the same.
일반적으로, 반도체 패캐이지를 제조하기 위해서는 다이 부착 및 와이어 본딩(wire bonding) 공정을 실시하게 되며, 와이어 본딩 공정 이후 리드 프레임 상하부에 성형제를 형성하는 몰딩공정을 실시하게 된다. 몰딩공정 이후 성형제 외부로 노출된 외부 리드에 대한 트리밍(trimming) 공정 및 기판으로의 실장을 위하여 외부 리드를 절곡하는 포밍(forming)공정을 실시하므로서 패캐이지가 완성된다.In general, in order to manufacture a semiconductor package, a die attaching and wire bonding process is performed, and a molding process of forming a molding agent on upper and lower lead frames after the wire bonding process is performed. After the molding process, the package is completed by performing a trimming process on the external lead exposed to the outside of the molding agent and a forming process of bending the external lead for mounting on the substrate.
그러나, 칩과 기판과의 전기적 접속을 위하여 리드 프레임을 이용할 경우에는 리드 프레임의 높이로 인하여 패캐이지의 두께가 높아지는 문제점이 있으며, 또한 와이어 본딩 공정 및 성형공정 등과 같은 여러 가지 공정을 실시하여야 하기 때문에 조립에 따른 시간 및 비용이 상승된다.However, when the lead frame is used for the electrical connection between the chip and the substrate, there is a problem that the thickness of the package increases due to the height of the lead frame, and also various processes such as a wire bonding process and a molding process must be performed. The time and cost of assembly increases.
이러한 문제점을 해결하기 위한 것이 테이프 캐리어 패캐이지로서, 테이프 캐리어 패캐이지는 와이어 본딩 공정과 성형공정을 실시하지 않아도 되는 장점이 있다. 또한 패캐이지의 높이를 감소시킬 수 있는 장점이 있다.In order to solve this problem, a tape carrier package has an advantage that the tape carrier package does not need to be subjected to a wire bonding process and a molding process. In addition, there is an advantage that can reduce the height of the package.
도 1은 일반적인 테이프 캐리어 패캐이지를 기판에 실장한 상태를 도시한 부분 평면도, 도 2는 도 1의 a-a선을 절취한 상태의 단면도로서, 그 구조를 간단히 설명하면 다음과 같다.FIG. 1 is a partial plan view showing a state in which a typical tape carrier package is mounted on a substrate, and FIG. 2 is a cross-sectional view of a state taken along the line a-a of FIG. 1.
상부에 펌프(2a : bump)가 형성된 칩(2)을 기판(4)에 부착하고, 전기적 연결을 위하여 메탈 패턴(도시되지 않음)이 형성된 테이프(3)를 칩(2)과 기판(4)에 부착한다. 즉, 테이프(3)의 내측부(3a)는 범프(2a)가 형성되어 있는 칩(2)의 외곽부에 부착시키고 테이프(3)의 외측부(3b)를 기판(4 : 회로 패턴이 형성되어 있음)의 표면에 부착시킴으로서 칩(2)은 범프(2a)와 테이프(3)의 금속패턴을 통하여 기판(4) 표면에 구성된 회로 패턴과 전기적으로 통하게 된다.A chip 2 having a pump 2a (bump) formed thereon is attached to the substrate 4, and a tape 3 having a metal pattern (not shown) is formed on the chip 2 and the substrate 4 for electrical connection. Attach to. That is, the inner part 3a of the tape 3 is attached to the outer part of the chip 2 in which the bump 2a is formed, and the outer part 3b of the tape 3 is formed with the board | substrate 4: circuit pattern. The chip 2 is in electrical communication with the circuit pattern formed on the surface of the substrate 4 through the metal pattern of the bump 2a and the tape 3.
그러나 상기와 같은 종래의 테이프 캐리어 패캐이지 역시 최근의 소형 박형화 추세에 부합하지 못하는 문제점이 있으며, 또한 실장 면적이 넓어지게 되어 하나의 패캐이지가 많은 공간을 차지하게 된다. 따라서, 패캐이지의 용량을 확대하고, 미소공간에 패캐이지를 실장할 수 있음은 물론, 패캐이지 비용을 절감할 수 있는 테이프 캐리어 패캐이지의 개발이 요망되어져 왔다.However, such a conventional tape carrier package also has a problem that does not meet the recent trend of small thickness, and also the mounting area is widened, one package takes up a lot of space. Accordingly, there has been a demand for the development of a tape carrier package that can expand the capacity of the package, mount the package in a micro space, and reduce the package cost.
본 고안은 상기와 같은 문제점을 해결하기 위한 것으로서, 좁은 공간에 다수의 패캐이지 실장이 가능하고 조립 비용을 절감할 수 있는 테이프 캐리어 패캐이지 및 이를 이용한 패캐이지 조립체를 제공하는데 그 목적이 있다.An object of the present invention is to provide a tape carrier package capable of mounting a plurality of packages in a narrow space and reducing assembly costs, and a package assembly using the same.
본 고안에 따른 테이프 캐리어 패캐이지는 수평부와 수평부 양측에 구성된 수직부로 구분되되 양 수직부 표면에는 다수의 금속패턴이 형성되어 있는 연결판과, 연결판의 수평부에 부착되며 표면에는 다수의 범프가 형성되어 있는 칩과, 상부면 및 하부면에 다수의 금속패턴이 형성되어 있는 내측부 및 외측부로 구분되되 내측부 하부면은 칩의 범프와, 외측부 하부면은 연결판의 수직부 표면에 각각 부착되는 테이프로 이루어져 테이프 표면에 형성된 금속패턴은 칩의 범프 및 연결판의 금속 패턴과 전기적으로 연결된다.The tape carrier package according to the present invention is divided into a horizontal part and a vertical part formed on both sides of the horizontal part, and both of the vertical part surfaces have a connecting plate having a plurality of metal patterns formed thereon, and are attached to the horizontal part of the connecting plate. The chip is formed of bumps, and the inner and outer parts of which a plurality of metal patterns are formed on the upper and lower surfaces thereof, wherein the lower part of the inner part is attached to the bump of the chip, and the lower part of the outer part is attached to the vertical surface of the connecting plate, respectively. The metal pattern formed on the surface of the tape is electrically connected to the bump of the chip and the metal pattern of the connecting plate.
또한, 상술한 패캐이지 다수를 적층형태로 구성하여 조립체를 형성하되, 각 패캐이지의 각 칩을 각 테이프 표면에 형성된 금속패턴 및 각 연결판의 수직부에 구성된 금속패턴을 통하여 전기적으로 연결하고 최하단 패캐이지를 구성하는 연결판을 기판에 실장하여 연결판 수직부 저면의 금속 패턴을 통하여 기판에 전기적으로 연결시킨다.In addition, a plurality of the above-mentioned package is formed in a stacked form to form an assembly, each chip of each package is electrically connected through the metal pattern formed on the surface of each tape and the metal pattern formed in the vertical portion of each connecting plate and the lowest The connecting plate constituting the package is mounted on the substrate and electrically connected to the substrate through the metal pattern on the bottom of the vertical portion of the connecting plate.
도 1은 일반적인 테이프 캐리어 패캐이지가 기판에 실장된 모습을 도시한 부분 평면도.1 is a partial plan view showing a typical tape carrier package mounted on a substrate.
도 2는 도 1의 a-a선을 절취한 상태의 단면도.FIG. 2 is a cross-sectional view of the line a-a of FIG. 1;
도 3(a) 본 고안에 의한 테이프 캐리어 패캐이지 조립체의 정단면도.Figure 3 (a) is a front cross-sectional view of the tape carrier package assembly according to the present invention.
도 3(b)는 본 고안에 이용된 연결판의 사시도.Figure 3 (b) is a perspective view of the connecting plate used in the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
11,21,31 : 칩12,22,32 : 테이프11,21,31: Chip 12,22,32: Tape
10 : 제1패캐이지20 : 제2패캐이지10: first package 20: second package
30 : 제3패캐이지40 : 커버30: third package 40: cover
이하 첨부된 도면을 참조하여 본 고안을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3(a) 본 고안에 의한 테이프 캐리어 패캐이지 조립체의 정단면도로서, 본 고안에 따른 테이프 캐리어 패캐이지 조립체는 2개 이상의 패캐이지(10,20 및 30)가 적층형태로 일체화된 것으로서, 각 패캐이지(10,20 및 30)의 구성은 동일하며, 따라서 편의상 하부의 제1패캐이지(10)만을 예를 들어 그 구성을 설명하기로 한다.3 (a) is a front cross-sectional view of the tape carrier package assembly according to the present invention, the tape carrier package assembly according to the present invention is a two or more packages (10, 20 and 30) are integrated in a stacked form, each The configurations of the packages 10, 20, and 30 are the same, and therefore, for the sake of convenience, only the lower first package 10 will be described by way of example.
패캐이지(10)는 칩(11), 연결판(13) 및 테이프(12)로 이루어지며, 각 부재의 구성은 다음과 같다.The package 10 is composed of a chip 11, a connecting plate 13, and a tape 12, and the configuration of each member is as follows.
칩(11)의 표면에는 다수의 범프(도시되지 않으나, 각 접속단자에 대응됨)가 형성되어 있다.A plurality of bumps (not shown but corresponding to each connection terminal) are formed on the surface of the chip 11.
테이프(12)는 그 중앙부에 절개부(12c)가 형성되어 있으며, 이 절개부(12c)로 인하여 내측부(12a) 및 외측부(12b)로 구분된다. 테이프(12)의 상부면 및 하부면에는 금속패턴(도시되지 않음)이 형성되어 있음은 물론이다.The tape 12 has a cutout 12c formed at its central portion, and is divided into an inner portion 12a and an outer portion 12b due to the cutout 12c. Of course, metal patterns (not shown) are formed on the top and bottom surfaces of the tape 12.
도 3(b)는 본 고안에 사용된 연결판의 사시도로서, 연결판(13)은 중앙부의 수평부(13a)와 수평부(13a)양측에 위치한 수직부(13b)로 구성되어 있다. 양 수직부(13b)의 표면에는 다수의 금속패턴(14)이 일정간격을 유지한 상태로 형성되어 있으며, 이 금속패턴(14)는 도 3(a)에 도시된 바와 같이 수직부(13b) 저면에도 형성된다.Figure 3 (b) is a perspective view of the connecting plate used in the present invention, the connecting plate 13 is composed of a horizontal portion (13a) of the central portion and a vertical portion (13b) located on both sides of the horizontal portion (13a). On the surfaces of both vertical portions 13b, a plurality of metal patterns 14 are formed at a constant interval, and the metal patterns 14 are vertical portions 13b as shown in FIG. 3 (a). It is also formed on the bottom.
패캐이지의 조립과정을 설명하면, 먼저 칩(11)을 연결판(13)의 수평부(13a)에 부착시킨 후 테이프(12)를 칩(11) 및 연결판(13)의 양 수직부(13b) 표면에 부착시킨다. 따라서, 테이프(12)의 내측부(12a)는 범프가 형성되어 있는 칩(11)의 외곽부에 부착되며, 테이프(12)의 외측부(12b)는 연결판(13)의 양 수직부(13b) 표면에 부착된다. 이때, 테이프(12) 표면에 형성된 각 금속 패턴은 칩(11)의 각 범프와 연결판(13)의 양 수직부(13b) 표면에 형성된 각 금속패턴을 연결시키게 된다.Referring to the assembling process of the package, first attaching the chip 11 to the horizontal portion (13a) of the connecting plate 13, the tape 12 is attached to both vertical portions of the chip 11 and the connecting plate ( 13b) attached to the surface. Accordingly, the inner portion 12a of the tape 12 is attached to the outer portion of the chip 11 in which the bumps are formed, and the outer portion 12b of the tape 12 is both vertical portions 13b of the connecting plate 13. Is attached to the surface. At this time, each metal pattern formed on the surface of the tape 12 connects the bumps of the chip 11 and the metal patterns formed on the surfaces of both vertical portions 13b of the connecting plate 13.
위와 같은 구조를 갖는 모든 패캐이지(20 및 30)를 역시 동일한 방법을 조립한 후 최종적으로 패캐이지 조립체를 구성한다. 즉, 제1패캐이지(10)의 상부에 제2패캐이지(20)를 적층시키고, 제2패캐이지(20) 상부에 제3패캐이지(30)를 적층함으로서 패캐이지 조립체가 완성된다. 도면에서는 3개의 패캐이지(10,20 및 30)를 적층하여 구성하였으나, 그 수가 한정되는 것은 아니다.All packages 20 and 30 having the above structure are also assembled in the same manner and finally constitute the package assembly. That is, a package assembly is completed by stacking the second package 20 on the first package 10 and the third package 30 on the second package 20. In the drawing, three packages 10, 20, and 30 are stacked and configured, but the number is not limited.
각 패캐이지(10,20 및 30)를 적층시키는 과정에서 패캐이지(30)의 테이프(32) 하부면에 형성된 금속패턴은 하부에 위치하는 패캐이지(20)의 연결판(20) 수직부 표면에 형성된 금속패턴과 대응, 접속되며, 따라서 모든 패캐이지(10,20 및 30)은 전기적으로 연결된 상태이다.The metal pattern formed on the lower surface of the tape 32 of the package 30 in the process of stacking the packages 10, 20, and 30 is the surface of the vertical portion of the connecting plate 20 of the package 20 located below. Corresponding to and connected to the metal pattern formed in the package, all packages 10, 20 and 30 are thus electrically connected.
이와 같이 조립체의 조립이 완료된 상태에서 최상부에 위치하는 패캐이지(30)의 칩(31) 및 테이프(32)를 보호하기 위하여 테이프(32) 상부에 커버(40)를 부착한다. 커버(40)는 절연성 접착제 또는 테이프를 이용하여 부착된다.In this way, the cover 40 is attached to the upper portion of the tape 32 to protect the chip 31 and the tape 32 of the package 30 located at the top in the assembly of the assembly is completed. The cover 40 is attached using an insulating adhesive or tape.
한편, 최하층의 패캐이지(10)의 연결판(13), 즉 수직부(13b) 저면에 형성된 금속패턴을 기판(도시되지 않음)의 금속패턴에 접속시킴으로서 패캐이지 조립체는 기판에 실장되며, 결과적으로 모든 패캐이지(10,20 및 30)의 칩(11,21 및 31)은 각 테이프(12,22 및 32)에 형성된 금속패턴과 각 연결판(13,23, 및 33)에 형성된 금속패턴을 통하여 기판과 전기적으로 연결되어짐은 물론이다.On the other hand, the package assembly is mounted on the substrate by connecting the metal pattern formed on the bottom surface of the connecting plate 13 of the lowermost package 10, that is, the bottom of the vertical portion 13b, to the metal pattern of the substrate (not shown). The chips 11, 21, and 31 of all the packages 10, 20, and 30 are formed of metal patterns formed on the tapes 12, 22, and 32, and metal patterns formed on the connecting plates 13, 23, and 33. Of course, it is electrically connected to the substrate through.
이상과 같은 본 고안은 연결판 및 테이프를 이용하여 단일 패캐이지를 구성함으로서 그 두께를 최소화시킬 수 있음은 물론 패캐이지 조립 비용 및 공정이 단축될 수 있다. 또한, 동일 구성의 패캐이지를 다층으로 구성하여 패캐이지 조립체를 구성하기 때문에 한정된 공간의 기판에 다량의 패캐이지를 실장할 수 있음은 물론이다.The present invention as described above can minimize the thickness of the package by configuring a single package using a connecting plate and a tape, as well as the packaging cost and process can be shortened. In addition, since the package assembly is configured by forming a package of the same configuration in a multi-layer, it is a matter of course that a large number of packages can be mounted on a substrate of a limited space.
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