JPH06224369A - Semiconductor device - Google Patents
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- JPH06224369A JPH06224369A JP5029898A JP2989893A JPH06224369A JP H06224369 A JPH06224369 A JP H06224369A JP 5029898 A JP5029898 A JP 5029898A JP 2989893 A JP2989893 A JP 2989893A JP H06224369 A JPH06224369 A JP H06224369A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、フィルムキャリヤ或い
はリードフレーム等のリード構造体に複数個の半導体チ
ップを搭載してなる半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a plurality of semiconductor chips mounted on a lead structure such as a film carrier or a lead frame.
【０００２】[0002]
【従来の技術】半導体チップの実装技術の一つとして、
フィルムキャリヤに半導体チップを搭載するＴＡＢ（Ta
pe Automated Bonding）方式が知られており、このＴＡ
Ｂ方式を用いて、複数個の半導体チップを１つのフィル
ムキャリヤに搭載するようにしたマルチチップパッケー
ジがある。このマルチチップパッケージは、複数個の半
導体チップを１つのパッケージ内に収納することによっ
て、パッケージ全体の小形化が可能になるだけでなく、
複数個の半導体チップ間を相互に接続することによっ
て、半導体装置の多機能化を図ることができる。2. Description of the Related Art As one of semiconductor chip mounting technologies,
TAB (Ta with a semiconductor chip mounted on a film carrier
pe Automated Bonding) method is known, and this TA
There is a multi-chip package in which a plurality of semiconductor chips are mounted on one film carrier by using the B method. This multi-chip package not only enables miniaturization of the entire package by housing a plurality of semiconductor chips in one package, but also
By connecting a plurality of semiconductor chips to each other, the semiconductor device can be made multifunctional.
【０００３】例えば、図４は２個の半導体チップ１、２
をフィルムキャリヤ３の同一平面上に搭載した例であ
る。フィルムキャリヤ３は、ポリイミド樹脂等からなる
絶縁性のフィルム基材４と、このフィルム基材４上に銅
箔等によりパターン形成された多数の導電性のリード
５、６、７とによって構成され、フィルム基材４に形成
されたデバイス孔８、９内に突出するインナーリード５
ａ、６ａ、７ａが半導体チップ１、２の電極に接合され
ている。これにより、リード５、６によって半導体チッ
プ１、２から配線が引き出されると共に、リード７によ
って半導体チップ１、２間が接続されている。なお、５
ｂ及び６ｂはフィルム基材４の外辺から突出するアウタ
ーリードである。For example, FIG. 4 shows two semiconductor chips 1, 2.
Is an example in which is mounted on the same plane of the film carrier 3. The film carrier 3 is composed of an insulating film base material 4 made of a polyimide resin or the like, and a large number of conductive leads 5, 6, 7 patterned on the film base material 4 with a copper foil or the like. Inner leads 5 protruding into the device holes 8 and 9 formed in the film substrate 4.
a, 6a, and 7a are joined to the electrodes of the semiconductor chips 1 and 2. As a result, the wiring is led out from the semiconductor chips 1 and 2 by the leads 5 and 6, and the semiconductor chips 1 and 2 are connected by the lead 7. 5
b and 6b are outer leads protruding from the outer edge of the film substrate 4.
【０００４】また、図５は本発明者が特願平３−７６７
４５号において提案したものであり、２個の半導体チッ
プ１、２を積層してフィルムキャリヤ３上に搭載した例
である。フィルムキャリヤ３のインナーリード５ａ、７
ａが半導体チップ１の電極に接合され、その半導体チッ
プ１上に半導体チップ２が積層されている。そして、こ
の半導体チップ２の電極とリード６、７とがボンディン
グワイヤ１０、１１によって接続されている。これによ
り、リード５、ボンディングワイヤ１０及びリード６に
よって半導体チップ１、２から配線が引き出されると共
に、リード７及びボンディングワイヤ１１によって半導
体チップ１、２間が接続されている。Further, FIG. 5 shows that the present inventor has applied for Japanese Patent Application No. 3-767.
No. 45, which is an example in which two semiconductor chips 1 and 2 are stacked and mounted on the film carrier 3. Inner leads 5a, 7 of the film carrier 3
a is bonded to the electrode of the semiconductor chip 1, and the semiconductor chip 2 is stacked on the semiconductor chip 1. Then, the electrodes of the semiconductor chip 2 and the leads 6 and 7 are connected by the bonding wires 10 and 11. As a result, the lead 5, the bonding wire 10 and the lead 6 lead out the wiring from the semiconductor chips 1 and 2, and the lead 7 and the bonding wire 11 connect the semiconductor chips 1 and 2.
【０００５】[0005]
【発明が解決しようとする課題】ところで、上述のよう
に、２個の半導体チップ１、２をフィルムキャリヤ３に
搭載する際、図４のように同一平面上に配置する場合或
いは図５のように積層する場合の何れも、２個の半導体
チップ１、２をフィルムキャリヤ３の外辺に対して平行
となるように配置していた。By the way, as described above, when the two semiconductor chips 1 and 2 are mounted on the film carrier 3, they are arranged on the same plane as shown in FIG. 4 or as shown in FIG. In both cases, the two semiconductor chips 1 and 2 are arranged so as to be parallel to the outer side of the film carrier 3.
【０００６】しかしながら、このような半導体チップ
１、２の配置構造は、搭載される半導体チップ１、２が
同仕様の半導体メモリーのような場合は特に問題ない
が、例えば論理回路チップ等の場合には、電極配列等の
仕様が種々に異なるので、半導体チップ１、２間及び半
導体チップ１、２から外部への配線の設計自由度が低く
なり、配線の引き回しが容易でないという問題があっ
た。また、配線が長くなることによって、電気信号の伝
達効率が低下し易いという問題もあった。However, such an arrangement structure of the semiconductor chips 1 and 2 is not particularly problematic when the mounted semiconductor chips 1 and 2 are semiconductor memories having the same specifications, but, for example, in the case of a logic circuit chip or the like. However, since the specifications of the electrode arrangement and the like are variously different, the degree of freedom in designing wiring between the semiconductor chips 1 and 2 and from the semiconductor chips 1 and 2 to the outside is low, and there is a problem that wiring is not easily routed. There is also a problem that the transmission efficiency of electric signals is likely to decrease due to the long wiring.
【０００７】さらに、図５のように半導体チップ１上に
半導体チップ２を積層する場合、半導体チップ２の外側
のスペースは極めて狭いので、半導体チップ２に接続し
たボンディングワイヤ１０、１１の他端をデバイス孔８
の外方でリード６、７に接続しなければならず、このた
め、ボンディングワイヤ１０、１１が非常に長くなって
しまうという問題があった。Further, when the semiconductor chip 2 is stacked on the semiconductor chip 1 as shown in FIG. 5, since the space outside the semiconductor chip 2 is extremely narrow, the other ends of the bonding wires 10 and 11 connected to the semiconductor chip 2 are connected to each other. Device hole 8
Therefore, there is a problem that the bonding wires 10 and 11 become very long because they must be connected to the leads 6 and 7 outside.
【０００８】そこで本発明は、複数個の半導体チップを
フィルムキャリヤ等のリード構造体に搭載する際に、半
導体チップ間及び半導体チップから外部への配線の設計
自由度を高くすることができ、また、配線の長さを短縮
化することができる半導体装置を提供することを目的と
する。Therefore, according to the present invention, when a plurality of semiconductor chips are mounted on a lead structure such as a film carrier, the degree of freedom in designing wiring between semiconductor chips and wiring from the semiconductor chips to the outside can be increased, and An object of the present invention is to provide a semiconductor device capable of reducing the length of wiring.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、リード構造体の同一平面上に複数個の半
導体チップを搭載してなる半導体装置において、前記複
数個の半導体チップのうち少なくとも１個の半導体チッ
プを、前記リード構造体の外辺に対して角度を有して配
置したものである。In order to achieve the above object, the present invention provides a semiconductor device in which a plurality of semiconductor chips are mounted on the same plane of a lead structure. At least one semiconductor chip among them is arranged at an angle to the outer side of the lead structure.
【００１０】また、本発明は、リード構造体に複数個の
半導体チップを積層して搭載してなる半導体装置におい
て、前記複数個の半導体チップのうち少なくとも１個の
半導体チップを、前記リード構造体の外辺に対して角度
を有して配置したものである。According to the present invention, in a semiconductor device in which a plurality of semiconductor chips are stacked and mounted on a lead structure, at least one semiconductor chip among the plurality of semiconductor chips is connected to the lead structure. Is arranged at an angle with respect to the outer edge of the.
【００１１】[0011]
【作用】上記のように構成された本発明によれば、複数
個の半導体チップのうち少なくとも１個の半導体チップ
を、リード構造体の外辺に対して角度を有して配置する
ことによって、複数個の半導体チップをその電極配列等
の仕様に応じた位置関係とすることができる。これによ
り、半導体チップ間及び半導体チップから外部への配線
の設計自由度を高くすることができ、また、配線の長さ
を短縮化することができる。According to the present invention configured as described above, by disposing at least one semiconductor chip among the plurality of semiconductor chips at an angle with respect to the outer side of the lead structure, A plurality of semiconductor chips can be placed in a positional relationship according to specifications such as the electrode arrangement. As a result, the degree of freedom in designing the wiring between the semiconductor chips and from the semiconductor chip to the outside can be increased, and the length of the wiring can be shortened.
【００１２】[0012]
【実施例】以下、本発明による半導体装置の実施例を図
１〜図３を参照して説明する。なお、前記従来例及び先
願例と対応する構成部分には同一の符号を付してその説
明を省略する。Embodiments of the semiconductor device according to the present invention will be described below with reference to FIGS. In addition, the same reference numerals are given to the components corresponding to those of the conventional example and the prior application example, and the description thereof will be omitted.
【００１３】まず、図１は２個の半導体チップ１、２を
フィルムキャリヤ３の同一平面上に搭載した第１実施例
である。２個の半導体チップ１、２のうち、一方の半導
体チップ１はフィルム基材４の外辺に対して平行に配置
され、他方の半導体チップ２はフィルム基材４の外辺に
対して所定の角度（例えば４５°）を有して配置されて
いる。即ち、この場合には、一方の半導体チップ１の一
辺と他方の半導体チップ２の角部とが対向することにな
る。First, FIG. 1 shows a first embodiment in which two semiconductor chips 1 and 2 are mounted on the same plane of a film carrier 3. Of the two semiconductor chips 1 and 2, one semiconductor chip 1 is arranged in parallel with the outer side of the film base material 4, and the other semiconductor chip 2 is arranged with a predetermined outer side of the film base material 4. It is arranged with an angle (for example, 45 °). That is, in this case, one side of the semiconductor chip 1 and the corner of the other semiconductor chip 2 face each other.
【００１４】次に、図２は上記第１実施例の変形例であ
る。２個の半導体チップ１、２の両方とも、フィルム基
材４の外辺に対して所定の角度（例えば４５°）を有し
て配置されている。即ち、この場合は、両方の半導体チ
ップ１、２の角部どうしが対向することになる。Next, FIG. 2 shows a modification of the first embodiment. Both of the two semiconductor chips 1 and 2 are arranged at a predetermined angle (for example, 45 °) with respect to the outer side of the film base material 4. That is, in this case, the corner portions of both the semiconductor chips 1 and 2 face each other.
【００１５】上述のように、２個の半導体チップ１、２
を配置することによって、これら半導体チップ１、２を
その電極配列等の仕様に応じた位置関係とすることがで
きる。そして、図１においては一方の半導体チップ１の
一辺と他方の半導体チップ２の角部とが対向し、また、
図２においては両方の半導体チップ１、２の角部どうし
が対向するので、特に、リード７による半導体チップ
１、２間の配線の設計自由度が高くなり、配線の引き回
しを容易に行うことができる。また、配線の長さが短縮
化されるので、電気信号の伝達効率を向上させることが
できる。As described above, the two semiconductor chips 1, 2
By arranging, the semiconductor chips 1 and 2 can have a positional relationship according to specifications such as the electrode arrangement. In FIG. 1, one side of the semiconductor chip 1 and a corner of the other semiconductor chip 2 face each other, and
In FIG. 2, since the corners of both semiconductor chips 1 and 2 face each other, the degree of freedom in designing the wiring between the semiconductor chips 1 and 2 by the leads 7 becomes high, and the wiring can be easily routed. it can. Moreover, since the length of the wiring is shortened, the transmission efficiency of the electric signal can be improved.
【００１６】また、図１及び図２においては、２個の半
導体チップ１、２の間に三角形状をなす２箇所の広い領
域Ｐが生ずることになるので、この領域Ｐにおいて、切
断されたリード７間がボンディングワイヤ１１によって
接続されている。即ち、広い領域Ｐを利用することによ
って、半導体チップ１、２間のクロス配線が容易に可能
になる。Further, in FIG. 1 and FIG. 2, since two large areas P having a triangular shape are formed between the two semiconductor chips 1 and 2, the leads cut in this area P are formed. 7 are connected by a bonding wire 11. That is, by using the wide area P, cross wiring between the semiconductor chips 1 and 2 can be easily performed.
【００１７】次に、図３は２個の半導体チップ１、２を
積層してフィルムキャリヤ３上に搭載した第２実施例で
ある。２個の半導体チップ１、２のうち、下側の半導体
チップ１はフィルム基材４の外辺に対して平行に配置さ
れ、上側の半導体チップ２はフィルム基材４の外辺に対
して所定の角度（例えば４５°）を有して配置されてい
る。即ち、この場合には、両方の半導体チップ１、２が
互いに角度を有して位置することになる。Next, FIG. 3 shows a second embodiment in which two semiconductor chips 1 and 2 are laminated and mounted on a film carrier 3. Of the two semiconductor chips 1 and 2, the lower semiconductor chip 1 is arranged in parallel with the outer side of the film base material 4, and the upper semiconductor chip 2 is predetermined with respect to the outer side of the film base material 4. Are arranged at an angle (for example, 45 °). That is, in this case, both semiconductor chips 1 and 2 are positioned at an angle to each other.
【００１８】なお、この第２実施例においては、デバイ
ス孔８はリード接合用の周辺部を除く内側の全域がカバ
ー部４ａ（実質的にフィルム基材４の一部）により覆わ
れており、このカバー部４ａ上に半導体チップ２が搭載
されている。そして、リード６、７の一端がカバー部４
ａ上まで延出されている。In the second embodiment, the device hole 8 is entirely covered by the cover portion 4a (substantially a part of the film base material 4) except the peripheral portion for lead bonding, The semiconductor chip 2 is mounted on the cover portion 4a. Then, one end of each of the leads 6 and 7 has a cover portion 4
a is extended to the top.
【００１９】上述のような第２実施例においても、２個
の半導体チップ１、２をその電極配列等の仕様に応じた
位置関係とすることができ、半導体チップ１、２間の配
線の設計自由度が高くなり、配線の引き回しを容易に行
うことができる。また、配線の長さが短縮化されるの
で、電気信号の伝達効率を向上させることができる。Also in the second embodiment as described above, the two semiconductor chips 1 and 2 can be arranged in a positional relationship according to the specifications such as the electrode arrangement, and the wiring between the semiconductor chips 1 and 2 can be designed. The degree of freedom is increased, and the wiring can be easily routed. Moreover, since the length of the wiring is shortened, the transmission efficiency of the electric signal can be improved.
【００２０】また、この例においては、半導体チップ２
の外側に三角形状をなす４箇所の広い領域Ｐが生ずるこ
とになるので、この領域Ｐにおいて、半導体チップ２に
接続したボンディングワイヤ１０、１１の他端をリード
６、７に接続することができる。これによって、ボンデ
ィングワイヤ１０、１１の長さを極めて短くすることが
可能になる。なお、前述と同様に、この領域Ｐを利用し
てクロス配線を行うことが可能になる。Further, in this example, the semiconductor chip 2
Since four wide areas P having a triangular shape are formed outside the area, the other ends of the bonding wires 10 and 11 connected to the semiconductor chip 2 can be connected to the leads 6 and 7 in this area P. . As a result, the length of the bonding wires 10 and 11 can be made extremely short. Note that, similarly to the above, it is possible to perform cross wiring using this region P.
【００２１】なお、上記第２実施例において、下側の半
導体チップ１をフィルム基材４の外辺に対して角度を有
して配置し、上側の半導体チップ２をフィルム基材４の
外辺に対して平行に配置してもよい。また、両方の半導
体チップ１、２をフィルム基材４の外辺に対して角度を
有して配置してもよい。In the second embodiment, the lower semiconductor chip 1 is arranged at an angle with respect to the outer side of the film base 4, and the upper semiconductor chip 2 is placed on the outer side of the film base 4. It may be arranged in parallel with. Further, both the semiconductor chips 1 and 2 may be arranged at an angle with respect to the outer side of the film base material 4.
【００２２】以上、本発明の実施例に付き説明したが、
本発明は上記実施例に限定されることなく、本発明の技
術的思想に基づいて各種の有効な変更並びに応用が可能
である。例えば、実施例では２個の半導体チップについ
て説明したが、３個以上の半導体チップを並設或いは積
層してもよい。また、半導体チップ間の配線を直接ボン
ディングワイヤによって行ってもよい。なお、実施例で
説明した半導体装置を必要に応じて樹脂封止することが
できるのは勿論である。さらに、本発明でいうリード構
造体としては、フィルムキャリヤ以外にリードフレーム
等を用いることができる。The embodiments of the present invention have been described above.
The present invention is not limited to the above embodiments, and various effective modifications and applications are possible based on the technical idea of the present invention. For example, although two semiconductor chips have been described in the embodiments, three or more semiconductor chips may be arranged or stacked in parallel. Further, the wiring between the semiconductor chips may be directly performed by a bonding wire. Needless to say, the semiconductor device described in the embodiments can be resin-sealed if necessary. Further, as the lead structure in the present invention, a lead frame or the like can be used in addition to the film carrier.
【００２３】[0023]
【発明の効果】以上説明したように、本発明によれば、
複数個の半導体チップをフィルムキャリヤ等のリード構
造体に搭載する際に、これら半導体チップのうち少なく
とも１個の半導体チップを、リード構造体の外辺に対し
て角度を有して配置することによって、特に半導体メモ
リー以外の既存の半導体チップを搭載する場合、各々の
半導体チップをその電極配列等の仕様に応じた位置関係
とすることができる。これにより、半導体チップ間及び
半導体チップから外部への配線の設計自由度を高くする
ことができ、配線の引き回しを容易に行うことができ
る。また、配線の長さを短縮化することができ、電気信
号の伝達効率の向上を図ることができる。As described above, according to the present invention,
When mounting a plurality of semiconductor chips on a lead structure such as a film carrier, at least one semiconductor chip among these semiconductor chips is arranged at an angle with respect to the outer side of the lead structure. Especially, when existing semiconductor chips other than the semiconductor memory are mounted, each semiconductor chip can be placed in a positional relationship according to the specifications such as the electrode arrangement. As a result, the degree of freedom in designing wiring between semiconductor chips and from the semiconductor chip to the outside can be increased, and wiring can be easily routed. Further, the length of the wiring can be shortened, and the transmission efficiency of electric signals can be improved.
【図１】本発明による半導体装置の第１実施例における
概略平面図である。FIG. 1 is a schematic plan view of a semiconductor device according to a first embodiment of the present invention.
【図２】上記第１実施例の変形例における概略平面図で
ある。FIG. 2 is a schematic plan view of a modified example of the first embodiment.
【図３】本発明による半導体装置の第２実施例における
概略平面図である。FIG. 3 is a schematic plan view of a semiconductor device according to a second embodiment of the present invention.
【図４】従来の半導体装置の概略平面図である。FIG. 4 is a schematic plan view of a conventional semiconductor device.
【図５】先願例における半導体装置の概略平面図であ
る。FIG. 5 is a schematic plan view of a semiconductor device in the prior application example.
１、２ 半導体チップ ３ フィルムキャリヤ ４ フィルム基材 ４ａ カバー部 ５、６、７ リード ５ａ、６ａ、７ａ インナーリード ５ｂ、６ｂ アウターリード ８、９ デバイス孔 １０、１１ ボンディングワイヤ Ｐ 領域 1, 2 Semiconductor chip 3 Film carrier 4 Film base material 4a Cover part 5, 6, 7 Lead 5a, 6a, 7a Inner lead 5b, 6b Outer lead 8, 9 Device hole 10, 11 Bonding wire P area
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/07 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 25/07
Claims (3)
導体チップを搭載してなる半導体装置において、 前記複数個の半導体チップのうち少なくとも１個の半導
体チップを、前記リード構造体の外辺に対して角度を有
して配置したことを特徴とする半導体装置。1. A semiconductor device in which a plurality of semiconductor chips are mounted on the same plane of a lead structure, wherein at least one semiconductor chip among the plurality of semiconductor chips is attached to an outer edge of the lead structure. A semiconductor device characterized in that it is arranged at an angle with respect to.
積層して搭載してなる半導体装置において、 前記複数個の半導体チップのうち少なくとも１個の半導
体チップを、前記リード構造体の外辺に対して角度を有
して配置したことを特徴とする半導体装置。2. A semiconductor device in which a plurality of semiconductor chips are stacked and mounted on a lead structure, wherein at least one semiconductor chip among the plurality of semiconductor chips is provided on an outer side of the lead structure. A semiconductor device, wherein the semiconductor device is arranged at an angle with respect to the semiconductor device.
材上に多数の導電性リードを形成してなるフィルムキャ
リヤであることを特徴とする請求項１または２記載の半
導体装置。3. The semiconductor device according to claim 1, wherein the lead structure is a film carrier formed by forming a large number of conductive leads on an insulating film base material.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5029898A JPH06224369A (en) | 1993-01-26 | 1993-01-26 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5029898A JPH06224369A (en) | 1993-01-26 | 1993-01-26 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224369A true JPH06224369A (en) | 1994-08-12 |
Family
ID=12288801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5029898A Withdrawn JPH06224369A (en) | 1993-01-26 | 1993-01-26 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224369A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995001609A1 (en) * | 1993-06-30 | 1995-01-12 | Sega Enterprises, Ltd. | Image processing method and device therefor |
| EP0680086A3 (en) * | 1994-04-15 | 1997-05-02 | Matsushita Electric Ind Co Ltd | Semiconductor device and method of producing said semiconductor device. |
| US6476500B2 (en) * | 2000-07-25 | 2002-11-05 | Nec Corporation | Semiconductor device |
-
1993
- 1993-01-26 JP JP5029898A patent/JPH06224369A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995001609A1 (en) * | 1993-06-30 | 1995-01-12 | Sega Enterprises, Ltd. | Image processing method and device therefor |
| EP0680086A3 (en) * | 1994-04-15 | 1997-05-02 | Matsushita Electric Ind Co Ltd | Semiconductor device and method of producing said semiconductor device. |
| US6476500B2 (en) * | 2000-07-25 | 2002-11-05 | Nec Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |