KR19990009771A - SOL semiconductor device with buried capacitor structure and manufacturing method thereof - Google Patents
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Abstract
본 발명은 매몰형 커패시터 구조의 ＳＯＩ 반도체장치 및 그 제조방법에 관한 것이다. 본 발명에 의한 매몰형 커패시터 구조의 ＳＯＩ 반도체장치는 실리콘기판, 상기 실리콘기판 상에 형성된 절연막, 상기 절연막의 내부에 매몰되어 있는 커패시터, 일단이 타단 보다 더 두꺼운 형상을 하고 있으며, 상기 더 두꺼운 일단은 상기 커패시터의 스트리지 전극과 접하고, 상기 타단은 인접한 셀과 연결되어 있는 ＳＯＩ층, 및 상기 ＳＯＩ층의 상부에 게이트 절연막을 개재하여 형성된 게이트전극을 포함하는 것을 특징으로 한다. 본 발명에 의한 매몰형 커패시터 구조의 ＳＯＩ 반도체장치의 제조방법은 제1 실리콘기판의 소정영역을 식각함으로써 식각되지 않은 영역에 철부(凸部) 모양의 랜딩부를 형성하는 단계, 상기 결과물상에 제1 절연막을 형성하는 단계, 상기 제1 절연막을 선택적으로 식각하여 상기 랜딩부를 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀의 상부에 커패시터를 형성하는 단계, 상기 결과물의 전면에 제2 절연막을 형성하는 단계, 상기 제2 절연막의 상부에 제2 실리콘기판을 본딩하는 단계, 상기 제1 실리콘기판의 전면을 일정부분 식각하여 제1 실리콘기판의 잔류층을 형성하는 단계, 상기 제1 실리콘기판의 잔류층의 양단을 식각한 후, 절연물질로 매립하여 소자분리를 하는 단계, 및 상기 소자분리된 제1 실리콘기판의 잔류층의 상부에 게이트절연막을 개재한 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention relates to a SOI semiconductor device having a buried capacitor structure and a method of manufacturing the same. The SOI semiconductor device of the buried capacitor structure according to the present invention has a silicon substrate, an insulating film formed on the silicon substrate, a capacitor buried in the insulating film, one end of which is thicker than the other end, and the thicker end The other end of the capacitor is in contact with the streaked electrode, and the other end includes a SOI layer connected to an adjacent cell, and a gate electrode formed on the SOI layer through a gate insulating film. In the method for manufacturing a SOI semiconductor device having a buried capacitor structure according to the present invention, the method comprises: forming a landing portion having a convex shape in an unetched region by etching a predetermined region of the first silicon substrate, wherein Forming an insulating film, selectively etching the first insulating film to form a contact hole exposing the landing portion, forming a capacitor on the contact hole, and forming a second insulating film on the entire surface of the resultant Bonding a second silicon substrate to an upper portion of the second insulating layer, etching a portion of the entire surface of the first silicon substrate to form a residual layer of the first silicon substrate, and forming a residual layer of the first silicon substrate Etching both ends, and then embedding an insulating material to separate the devices; and forming a gate insulating film on the remaining layer of the first silicon substrate. Characterized in that it includes forming a gate electrode jaehan.
Description
본 발명은 반도체 메모리장치 및 그 제조 방법에 관한 것으로, 특히 매몰형 커패시터 구조의 실리콘-온-인슐레이터(Silicon On Insultor; 이하 ＳＯＩ라 한다) 반도체장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a silicon on insulator (SOI) semiconductor device having a buried capacitor structure and a method of manufacturing the same.
반도체 메모리 장치, 특히 DRAM 장치는 정보의 저장 수단으로 커패시터를 사용하고, 이에 연결된 제어 가능한 신호 전달 수단인 스위칭 트랜지스터와 더불어 하나의 메모리 셀을 구성한다. 이러한 DRAM 장치에 있어서, 메모리 셀 면적의 감소에 의한 셀 커패시턴스의 감소는 DRAM의 집적도 증가에 심각한 장애 요인이 되는데, 이는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자 동작을 어렵게 하여 작동시 전력 소모를 과다하게 만든다. 따라서, 제한된 셀 면적 내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세가지로 나뉘어질 수 있다. 즉, ① 유전막을 박막화하는 방법, ② 유전상수가 큰 물질을 사용하는 방법, 및 ③ 커패시터의 유효 표면적을 증가시키는 방법이 그것이다.A semiconductor memory device, in particular a DRAM device, uses a capacitor as a means for storing information and constitutes a memory cell together with a switching transistor which is controllable signal transmission means connected thereto. In such DRAM devices, the reduction of cell capacitance due to the reduction of memory cell area is a serious obstacle to increasing the density of DRAM, which not only reduces the readability of the memory cell and increases the soft error rate but also the device at low voltage. It makes the operation difficult, which leads to excessive power consumption during operation. Therefore, many methods for increasing capacitance within a limited cell area have been proposed, and can be generally divided into three types. That is, (1) thinning the dielectric film, (2) using a material having a high dielectric constant, and (3) increasing the effective surface area of the capacitor.
이 중, 첫번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리 소자에 적용하기가 어렵다는 단점이 있다.Among these, the first method has a disadvantage in that it is difficult to apply to a large-capacity memory device because the reliability is degraded by the Fowler-Nordheim current when the thickness of the dielectric film is reduced to 100 Å or less.
두번째 방법으로는, 기존의 질화막/산화막의 복합막질로 구성된 유전체막 대신 큰 어스펙트 비(aspect ratio)를 갖는 3차원 메모리셀 구조에 대해 우수한 피복력을 갖는 오산화탄탈륨(Ta2O5) 막질에 대한 연구가 널리 이루어지고 있다. 그러나, 상기 오산화탄탈륨은 박막상태에서 누설전류가 크고 파괴전압이 작기 때문에, 현재로서는 양산제품에 적용하기가 어려운 실정이다.In the second method, tantalum pentoxide (Ta 2 O 5 ) film having excellent coverage for a three-dimensional memory cell structure having a large aspect ratio instead of a dielectric film composed of a composite film of a nitride / oxide film is used. Research is widespread. However, since the tantalum pentoxide has a large leakage current and a small breakdown voltage in a thin film state, it is currently difficult to apply to mass-produced products.
따라서, 세번째 방법이 현재 가장 많은 개발이 이루어지고 있는데, 기존의 질화막/산화막의 복합막질로 이루어진 유전막을 그대로 사용하면서 커패시터의 높이나 깊이를 증가시켜서 유효 커패시터 면적을 증대시키는 방법이 그 주류를 이루고 있다. 그러나, 이러한 방법은 반도체장치가 스케일-다운(scale-down)됨에 따라 커패시터와 트랜지스터의 소오스/드레인을 연결하는 콘택 자체 및 다른 배선과의 마진이 더욱 작아지게 되는 문제를 갖고 있다.Accordingly, the third method is currently being developed the most, and the main method is to increase the effective capacitor area by increasing the height or depth of the capacitor while using a dielectric film made of a composite film of nitride / oxide film. However, this method has a problem that as the semiconductor device is scaled down, the contact between the capacitor and the source / drain of the transistor and the wiring between the wiring itself becomes smaller.
이에 따라, 최근에는 매몰형 커패시터 구조의 ＳＯＩ 반도체장치가 개시된 바 있다(참조 문헌: A Buried Capacitor DRAM Cell with Bonded ＳＯＩ for 256M and 1 Gbit DRAM, IEDM, pp.803-806, 1992).Accordingly, a SOI semiconductor device having a buried capacitor structure has been recently disclosed (A Buried Capacitor DRAM Cell with Bonded SOI for 256M and 1 Gbit DRAM, IEDM, pp. 803-806, 1992).
일반적으로, ＳＯＩ 반도체장치는 쇼트 채널 효과(short channel effect)가 감소되고, 서브쓰레쉬홀드 스윙(subthreshold swing)이 향상되고, 핫 캐리어 효과(hot carrier effect)가 감소하는 등 기존의 벌크 반도체장치(bulk device)에 비하여 우월한 성능을 나타내며, 3차원 구조가 가능하여 고집적도에 유리하다.In general, a SOI semiconductor device may include a conventional bulk semiconductor device such as short channel effect, reduced subthreshold swing, and reduced hot carrier effect. It shows superior performance compared to bulk devices), and it is possible to have a three-dimensional structure, which is advantageous for high integration.
도 1은 종래의 매몰형 커패시터 구조의 ＳＯＩ 반도체장치의 문제점을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a problem of a SOI semiconductor device of a conventional buried capacitor structure.
여기서, 참조번호 10은 반도체기판을, 12는 절연막을, 20은 플레이트 전극(14), 유전막(16), 및 스토리지 전극(18)으로 이루어지고 상기 절연막에 매몰되어 있는 커패시터를, 22는 ＳＯＩ층을, 24는 게이트절연막을, 26은 게이트전극을 각각 나타낸다. 구체적으로 설명하면, 상기 종래의 매몰형 커패시터 구조의 ＳＯＩ 반도체장치는 스토리지 전극(18)과 연결되는 매몰 콘택(buried contact:a)과 게이트전극(26) 사이의 길이가 짧다. 이에 따라, 후속공정에서 가해지는 열에 의하여 고농도로 도핑되어 있는 스토리지 전극(18)으로부터 도펀트가 트랜지스터의 채널영역까지 확산되어 쇼트 채널 효과가 일어나고 기타 소자특성이 열화되기 쉽다. 그러므로, 셀 레이아웃시 스토리지 전극용 콘택과 게이트전극 사이의 거리를 일정한 길이 이상으로 줄일 수 없어 에어리어 페널티(area penalty)를 가지며, 후속공정의 선정에 있어서도 히트 버짓(heat budget)에 의한 공정마진이 줄어들어 공정셋업(process setup)이 어려워지는 문제점이 있다.Here, reference numeral 10 denotes a semiconductor substrate, 12 denotes an insulating film, 20 denotes a plate electrode 14, a dielectric layer 16, and a storage electrode 18, and a capacitor buried in the insulating layer, 22 denotes a SOI layer. 24 denotes a gate insulating film and 26 denotes a gate electrode. Specifically, in the SOI semiconductor device of the conventional buried capacitor structure, the length between the buried contact (a) and the gate electrode 26 connected to the storage electrode 18 is short. As a result, the dopant diffuses from the storage electrode 18, which is heavily doped by the heat applied in the subsequent process, to the channel region of the transistor, resulting in a short channel effect and deterioration of other device characteristics. Therefore, in cell layout, the distance between the storage electrode contact and the gate electrode cannot be reduced to a certain length or more, resulting in an area penalty, and the process margin due to the heat budget also decreases in the subsequent process selection. There is a problem in that process setup becomes difficult.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점을 방지할 수 있는 매몰형 커패시터 구조의 ＳＯＩ 반도체장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a SOI semiconductor device having a buried capacitor structure capable of preventing the above problem.
본 발명이 이루고자 하는 다른 기술적 과제는 상기한 바와 같은 매몰형 커패시터 구조의 ＳＯＩ 반도체장치를 제조하는 방법을 제공하는 데 있다.Another object of the present invention is to provide a method for manufacturing a SOI semiconductor device having a buried capacitor structure as described above.
도 1은 종래의 매몰형 커패시터 구조의 ＳＯＩ 반도체장치의 문제점을 설명하기 위하여 도시한 단면도이다.1 is a cross-sectional view illustrating a problem of a SOI semiconductor device of a conventional buried capacitor structure.
도 2는 본 발명의 바람직한 실시예에 의한 매몰형 커패시터 구조의 ＳＯＩ 반도체장치를 설명하기 위하여 도시한 단면도이다.2 is a cross-sectional view illustrating a SOI semiconductor device having a buried capacitor structure according to a preferred embodiment of the present invention.
도 3 내지 도 8은 본 발명의 바람직한 실시예에 의한 매몰형 커패시터 구조의 ＳＯＩ 반도체장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.3 to 8 are cross-sectional views illustrating a method of manufacturing a SOI semiconductor device having a buried capacitor structure according to a preferred embodiment of the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
30 : 반도체기판 32 : 절연막30: semiconductor substrate 32: insulating film
34 : 플레이트 전극 36 : 유전막34 plate electrode 36 dielectric film
38 : 스토리지 전극 40 : 커패시터38: storage electrode 40: capacitor
42 : ＳＯＩ 층 44 : 게이트절연막42 SOI layer 44 gate insulating film
46 : 게이트전극46: gate electrode
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체기판; 상기 반도체기판 상에 형성된 절연막; 상기 절연막의 내부에 매몰되어 있는 커패시터; 일단이 타단 보다 더 두꺼운 형상을 하고 있으며, 상기 더 두꺼운 일단은 상기 커패시터의 스트리지 전극과 접하고, 상기 타단은 인접한 셀과 연결되어 있는 반도체층; 및 상기 반도체층의 상부에 게이트 절연막을 개재하여 형성된 게이트전극을 포함하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.In order to achieve the above technical problem, the present invention, a semiconductor substrate; An insulating film formed on the semiconductor substrate; A capacitor buried in the insulating film; A semiconductor layer, one end of which is thicker than the other end, the thicker end of which is in contact with the strip electrode of the capacitor, and the other end of which is connected to an adjacent cell; And a gate electrode formed on the semiconductor layer with a gate insulating layer interposed therebetween.
본 발명에 있어서, 상기 커패시터는 플레이트 전극, 유전막, 및 스트리지 전극이 아래로부터 차례로 적층된 구조인 것이 바람직하다.In the present invention, it is preferable that the capacitor has a structure in which a plate electrode, a dielectric film, and a strip electrode are sequentially stacked from the bottom.
본 발명에 있어서, 상기 반도체층은 실리콘층인 것이 바람직하다.In the present invention, the semiconductor layer is preferably a silicon layer.
상기 본 발명의 다른 기술적 과제를 달성하기 위하여 본 발명은, 또한 제1 실리콘기판의 소정영역을 식각함으로써 식각되지 않은 영역에 철부(凸部) 모양의 랜딩부를 형성하는 단계; 상기 결과물상에 제1 절연막을 형성하는 단계; 상기 제1 절연막을 선택적으로 식각하여 상기 랜딩부를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 상부에 커패시터를 형성하는 단계; 상기 결과물의 전면에 제2 절연막을 형성하는 단계; 상기 제2 절연막의 상부에 제2 실리콘기판을 본딩하는 단계; 상기 제1 실리콘기판의 전면을 일정부분 식각하여 제1 실리콘기판의 잔류층을 형성하는 단계; 상기 제1 실리콘기판의 잔류층의 양단을 식각한 후, 절연물질로 매립하여 소자분리를 하는 단계; 및 상기 소자분리된 제1 실리콘기판의 잔류층의 상부에 게이트절연막을 개재한 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체메모리 장치의 제조방법을 제공한다.In order to achieve the above object of the present invention, the present invention also comprises the steps of forming a landing portion having a convex shape in the unetched region by etching a predetermined region of the first silicon substrate; Forming a first insulating film on the resultant product; Selectively etching the first insulating layer to form a contact hole exposing the landing part; Forming a capacitor on the contact hole; Forming a second insulating film on the entire surface of the resultant product; Bonding a second silicon substrate on the second insulating layer; Etching a portion of the front surface of the first silicon substrate to form a residual layer of the first silicon substrate; Etching both ends of the remaining layer of the first silicon substrate, and then burying it with an insulating material to separate the devices; And forming a gate electrode through a gate insulating layer on the remaining layer of the first silicon substrate separated from each other.
본 발명에 있어서, 상기 커패시터를 형성하는 단계는, 상기 콘택홀을 매립하도록 제1 도전물질을 상기 결과물상의 전면에 형성한 후 패터닝하여 스토리지 전극을 형성하는 단계; 상기 스토리지 전극의 상부에 유전막 및 제2 도전물질을 순차적으로 형성하는 단계; 및 상기 유전막 및 제2 도전물질을 연속적으로 패터닝하여 유전막 및 플레이트 전극을 형성하는 단계로 이루어질 수 있다.The forming of the capacitor may include forming a storage electrode by forming and then patterning a first conductive material on the entire surface of the resultant portion to fill the contact hole; Sequentially forming a dielectric layer and a second conductive material on the storage electrode; And continuously patterning the dielectric layer and the second conductive material to form a dielectric layer and a plate electrode.
본 발명에 의한 매몰형 커패시터 구조의 ＳＯＩ 반도체장치는 스토리지 전극과 연결되는 매몰 콘택(buried contact)과 게이트전극 사이의 거리가 길다. 따라서, 고농도로 도핑되어 있는 스토리지 전극으로부터 도펀트가 트랜지스터의 채널영역까지 확산되어 발생하는 쇼트 채널 효과를 방지할 수 있고, 상기한 도펀트의 확산으로 일어날 수 있는 소자특성의 열화를 방지할 수 있다.The SOI semiconductor device of the buried capacitor structure according to the present invention has a long distance between a buried contact and a gate electrode connected to the storage electrode. Therefore, it is possible to prevent the short channel effect caused by diffusion of the dopant from the highly doped storage electrode to the channel region of the transistor, and to prevent deterioration of device characteristics that may occur due to the diffusion of the dopant.
또한, 본 발명에 의한 매몰형 커패시터 구조의 ＳＯＩ 반도체장치를 제조하는 방법은 셀 레이아웃시 스토리지 전극용 콘택과 게이트전극 사이의 거리를 줄일 수 있으므로 에어리어 페널티를 제거할 수 있으며, 히트 버짓(heat budget)에 의한 공정마진을 넓혀 공정셋업(process setup)이 용이해지는 장점이 있다.In addition, the method of manufacturing a SOI semiconductor device having a buried capacitor structure according to the present invention can reduce the distance between the contact for the storage electrode and the gate electrode during cell layout, thereby eliminating an area penalty, and a heat budget. By widening the process margin by the process setup (process setup) has the advantage that it becomes easy.
이하, 본 발명의 바람직한 실시예에 대하여 첨부한 도 2 내지 도 8을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 2 to 8.
도 2는 본 발명의 바람직한 실시예에 의한 매몰형 커패시터 구조의 ＳＯＩ 반도체장치를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a SOI semiconductor device having a buried capacitor structure according to a preferred embodiment of the present invention.
여기서, 참조번호 30은 반도체기판을, 32는 절연막을, 40은 플레이트 전극(34), 유전막(36), 및 스토리지 전극(38)으로 이루어지고 상기 절연막(32)에 매몰되어 있는 커패시터를, 42는 ＳＯＩ층을, 44는 게이트절연막을, 46은 게이트전극을 각각 나타낸다. 구체적으로 설명하면, 본 발명에 의한 매몰형 커패시터 구조의 ＳＯＩ 반도체장치는 스토리지 전극(18)과 연결되는 매몰 콘택(buried contact;a)과 게이트전극(46) 사이의 길이가 길다. 상기 ＳＯＩ층의 양단이 중앙부분 보다 b 만큼 더 두껍게 형성되어 있기 때문이다. 따라서, 고농도로 도핑되어 있는 스토리지 전극(38)으로부터 도펀트가 트랜지스터의 채널영역까지 확산되어 발생하는 쇼트 채널 효과를 방지할 수 있고, 상기한 도펀트의 확산으로 일어날 수 있는 소자특성의 열화를 방지할 있다.Here, reference numeral 30 denotes a semiconductor substrate, 32 an insulating film, 40 a plate electrode 34, a dielectric film 36, and a storage electrode 38 and a capacitor buried in the insulating film 32. Denotes a SOI layer, 44 denotes a gate insulating film, and 46 denotes a gate electrode. Specifically, in the SOI semiconductor device of the buried capacitor structure according to the present invention, the length between the buried contact a and the gate electrode 46 connected to the storage electrode 18 is long. This is because both ends of the SOI layer are formed thicker by b than the center portion. Therefore, it is possible to prevent the short channel effect caused by diffusion of the dopant from the highly doped storage electrode 38 to the channel region of the transistor, and to prevent deterioration of device characteristics that may occur due to the diffusion of the dopant. .
다음에, 상기한 바와 같은 구조를 가지는 매몰형 커패시터 구조의 ＳＯＩ 반도체장치를 제조하는 방법을 공정순서에 따라 상세히 설명한다.Next, a method of manufacturing the SOI semiconductor device of the buried capacitor structure having the above structure will be described in detail according to the process procedure.
도 3은 철부(凸部) 모양의 랜딩부(70)가 형성된 제1 실리콘기판(200)의 상부에 제1 절연막(201)을 형성하는 단계를 설명하기 위한 단면도이다.3 is a cross-sectional view for explaining a step of forming a first insulating film 201 on an upper portion of the first silicon substrate 200 on which a landing part 70 having a convex shape is formed.
구체적으로 설명하면, 제1 실리콘기판(200)의 표면을 선택적으로 소정의 깊이로 식각함으로써, 상기 제1 실리콘기판(200)의 표면에 두께 b 만큼 돌출된 랜딩부(70)를 형성한다. 그 후, 상기 결과물 상의 전면에 절연물, 예를 들면 실리콘산화물을 CVD(Chemical Vapor Deposition) 방법으로 충분한 두께로 증착한 후 표면을 평탄화하여 제1 절연막(201)을 형성한다.Specifically, by selectively etching the surface of the first silicon substrate 200 to a predetermined depth, a landing portion 70 protruding by a thickness b is formed on the surface of the first silicon substrate 200. Thereafter, an insulator, for example, silicon oxide, is deposited on the entire surface of the resultant to a sufficient thickness by a chemical vapor deposition (CVD) method, and then the surface is planarized to form a first insulating film 201.
도 4는 커패시터(도 5의 250)의 스토리지 전극(203)을 형성하는 단계를 설명하기 위한 단면도이다.4 is a cross-sectional view for describing a step of forming the storage electrode 203 of the capacitor 250 of FIG. 5.
구체적으로 설명하면, 상기 제1 절연막(201)을 선택적으로 식각하여 상기 랜딩부(70)를 노출시키는 콘택홀을 형성한다. 이어서, 상기 콘택홀을 매립하도록 제1 도전물질을, 예를 들면 도전성 폴리실리콘을 CVD 방법으로 상기 결과물상의 전면에 증착한 후 패터닝하여 스토리지 전극(203)을 형성한다.Specifically, the first insulating film 201 is selectively etched to form a contact hole exposing the landing part 70. Subsequently, a first conductive material, for example, conductive polysilicon is deposited on the entire surface of the resultant material by CVD to fill the contact hole, and then patterned to form the storage electrode 203.
도 5는 유전막(205) 및 플레이트 전극(207)을 형성하여 커패시터(250)를 완성하는 단계를 설명하기 위한 단면도이다.5 is a cross-sectional view for describing a step of forming the dielectric film 205 and the plate electrode 207 to complete the capacitor 250.
구체적으로 설명하면, 상기 스토리지 전극(203)의 상부에 유전막을 형성한다. 이어서, 상기 유전막의 상부에 제2 도전물질 예를 들면 도전성 폴리실리콘을 CVD 방법으로 증착한다. 계속하여, 상기 유전막 및 제2 도전물질을 연속적으로 패터닝함으로써 스토리지 전극(203), 유전막(205) 및 플레이트 전극(207)으로 이루어진 커패시터(250)를 완성한다.In detail, a dielectric layer is formed on the storage electrode 203. Subsequently, a second conductive material, for example, conductive polysilicon, is deposited on the dielectric film by a CVD method. Subsequently, the dielectric film and the second conductive material are successively patterned to complete the capacitor 250 including the storage electrode 203, the dielectric film 205, and the plate electrode 207.
도 6은 상기 커패시터(250)의 상부에 제2 절연막(209)을 형성하고, 제2 실리콘기판(211)을 본딩하는 단계를 설명하기 위한 단면도이다.FIG. 6 is a cross-sectional view illustrating a step of forming a second insulating film 209 on the capacitor 250 and bonding the second silicon substrate 211.
구체적으로 설명하면, 상기 커패시터(250)를 매몰시키도록 상기 결과물의 전면에 절연물, 예를 들면 실리콘산화물을 CVD 방법으로 충분한 두께로 증착한 후 표면을 평탄화하여 상기 플레이트 전극(207) 위로 소정의 두께를 가지는 제2 절연막(209)을 형성한다. 이어서, 통상적인 웨이퍼 본딩방법에 의하여 상기 제2 절연막(209)의 상부에 제2 실리콘기판(211)을 본딩한다.Specifically, an insulating material, for example silicon oxide, is deposited on the front surface of the resultant material to a sufficient thickness to bury the capacitor 250, and then the surface is planarized to have a predetermined thickness over the plate electrode 207. A second insulating film 209 is formed. Subsequently, the second silicon substrate 211 is bonded on the second insulating layer 209 by a conventional wafer bonding method.
도 7은 상기 제1 실리콘기판(200)의 전면을 일정부분 식각하고 소자분리를 하는 단계를 설명하기 위한 단면도이다.FIG. 7 is a cross-sectional view for explaining a step of etching a portion of the front surface of the first silicon substrate 200 and separating a device.
구체적으로 설명하면, 그라인딩(grinding) 및 CMP(Chemical Mechanical Polishing) 방법을 이용하여 상기 제1 실리콘기판(도 6의 200)의 전면을 일정부분 식각하여 제1 실리콘기판의 잔류층(도시생략)을 형성한다. 이어서, 상기 제1 실리콘기판의 잔류층의 양단을 일정부분 식각하여 상기 제1 절연막(201)을 노출함으로써 양단이 중앙부보다 b 만큼 더 두껍게 형성되어 있는 ＳＯＩ 층(200a)을 형성한다. 계속하여, 절연물질, 예를 들면 실리콘산화물(213)로 상기 노출된 제1 절연막(201)을 뒤덮음으로써 소자분리를 달성한다.Specifically, the entire surface of the first silicon substrate (200 of FIG. 6) is partially etched by using grinding and chemical mechanical polishing (CMP) methods to form a residual layer (not shown) of the first silicon substrate. Form. Subsequently, both ends of the remaining layer of the first silicon substrate are partially etched to expose the first insulating layer 201, thereby forming a SOI layer 200a having both ends formed thicker by b than the center part. Subsequently, device isolation is achieved by covering the exposed first insulating film 201 with an insulating material, for example, silicon oxide 213.
도 8은 게이트전극(217)을 형성하는 단계를 설명하기 위한 단면도이다.8 is a cross-sectional view for describing a step of forming the gate electrode 217.
구체적으로 설명하면, 상기 결과물의 전면에 게이트절연막 및 도전막, 예를 들면 도전성 폴리실리콘막을 순차적으로 형성한다. 이어서, 상기 게이트절연막 및 상기 도전성 폴리실리콘막을 연속적으로 패터닝함으로써 게이트절연막(215)을 개재한 게이트전극(217)을 형성한다.Specifically, a gate insulating film and a conductive film, for example, a conductive polysilicon film, are sequentially formed on the entire surface of the resultant product. Subsequently, the gate insulating film and the conductive polysilicon film are successively patterned to form the gate electrode 217 via the gate insulating film 215.
이어서, 도시하지는 않았지만 상기 게이트전극(217)의 상부에 층간절연막을 형성하고 비트 라인을 형성하는 등 통상적인 반도체 메모리소자 제조공정을 실시한다.Subsequently, although not shown, a conventional semiconductor memory device manufacturing process is performed, such as forming an interlayer insulating film and a bit line on the gate electrode 217.
상기한 바와 같이, 본 발명에 의한 매몰형 커패시터 구조의 ＳＯＩ 반도체장치는 스토리지 전극과 연결되는 매몰 콘택(buried contact)과 게이트전극 사이의 거리가 길다. 따라서, 고농도로 도핑되어 있는 스토리지 전극으로부터 도펀트가 트랜지스터의 채널영역까지 확산되어 발생하는 쇼트 채널 효과를 방지할 수 있고, 상기한 도펀트의 확산으로 일어날 수 있는 소자특성의 열화를 방지할 수 있다.As described above, the SOI semiconductor device of the buried capacitor structure according to the present invention has a long distance between a buried contact and a gate electrode connected to the storage electrode. Therefore, it is possible to prevent the short channel effect caused by diffusion of the dopant from the highly doped storage electrode to the channel region of the transistor, and to prevent deterioration of device characteristics that may occur due to the diffusion of the dopant.
또한, 본 발명에 의한 매몰형 커패시터 구조의 ＳＯＩ 반도체장치를 제조하는 방법은 셀 레이아웃시 스토리지 전극용 콘택과 게이트전극 사이의 거리를 줄일 수 있으므로 에어리어 페널티를 제거할 수 있으며, 히트 버짓(heat budget)에 의한 공정마진을 넓혀 공정셋업(process setup)이 용이해지는 장점이 있다.In addition, the method of manufacturing a SOI semiconductor device having a buried capacitor structure according to the present invention can reduce the distance between the contact for the storage electrode and the gate electrode during cell layout, thereby eliminating an area penalty, and a heat budget. By widening the process margin by the process setup (process setup) has the advantage that it becomes easy.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.The present invention has been described in detail with reference to specific embodiments, but the present invention is not limited thereto, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970032269A KR19990009771A (en) | 1997-07-11 | 1997-07-11 | SOL semiconductor device with buried capacitor structure and manufacturing method thereof |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990009771A true KR19990009771A (en) | 1999-02-05 |
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ID=66039601
Family Applications (1)
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| KR1019970032269A KR19990009771A (en) | 1997-07-11 | 1997-07-11 | SOL semiconductor device with buried capacitor structure and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990009771A (en) |
-
1997
- 1997-07-11 KR KR1019970032269A patent/KR19990009771A/en not_active Application Discontinuation
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