KR19990007248U

KR19990007248U - 버스 중재기 선택 회로

Info

Publication number: KR19990007248U
Application number: KR2019970020766U
Authority: KR
Inventors: 윤영선
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-07-31
Filing date: 1997-07-31
Publication date: 1999-02-25

Abstract

본 고안은 PCI 버스를 사용하는 컴퓨터 시스템이 두 개의 중재기를 가지고 있을 경우, 필요에 따라 중재기를 사용자가 선택하여 사용할 수 있는 버스 중재기 선택 회로에 관한 것으로, 본 고안의 구성은, 버스 요구신호(PCIREQ#)를 수신하여, 사용자가 하나의 중재기를 선택한 후에 중재기 요구신호를 출력하고, 상기 선택한 중재기로부터 중재기 허용신호를 수신하여 버스 허용신호(PCIGNT#)로 스위칭시켜 출력하는 중재기 선택부(10)와; 상기 중재기 선택부(10)가 출력한 제1 중재기 요구신호(PMCREQ#)를 수신하여, 제1 중재기 허용 신호(PMCGNT#)를 출력하는 제1 중재기(20)와; 상기 중재기 선택부(10)가 출력한 제2 중재기 요구신호(PCEBREQ#)를 수신하여, 제2 중재기 허용 신호(PCEBGNT#)를 출력하는 제2 중재기(30)로 이루어지며, 본 고안의 효과는 두 개의 PCI 버스 중재기를 가지고 있는 시스템에서 필요에 따라 두 개의 내부 중재기를 서로 선택 및 비교하여 더 우수한 성능을 갖는 중재기를 사용할 수 있으므로 컴퓨터 시스템의 품질 향상을 기할 수 있는 버스 중재기 선택 회로를 제공할 수 있다.

Description

버스 중재기 선택 회로

본 고안은 버스 중재기 선택 회로에 관한 것으로, 특히 PCI 버스를 사용하는 컴퓨터 시스템이 두 개의 중재기(Arbiter)를 가지고 있을 경우, 필요에 따라 중재기를 사용자가 선택하여 사용할 수 있는 버스 중재기 선택 회로에 관한 것이다.

종래의 컴퓨터 시스템에서 VESA 로우컬 버스는 프로세서에 따른 의존성이 높기 때문에 새로운 프로세서가 출현했을 때, 다시 설계를 하거나 혹은 사용하지 못하게 되는 경우가 예상되기 때문에 장기간에 걸친 버스 사양으로 받아들이기가 부족하였다. 그래서 궁극적으로 상기 VESA 로우컬 버스의 문제점을 해결하고, 프로세서와 독립된 새로운 표준 로우컬 버스로 제안된 것이 PCI 버스이다.

상기 PCI는 Peripheral Component Interconnect의 약어이고, PCI 버스는 향후 3.3V, 64비트, 플러그 앤드 플레이(Plug Play)를 염두에 두고 프로세서 신호와는 완전히 다른 새로운 버스로 정의되었다.

상기 PCI 버스는 프로세서, 캐시, 메모리 서브시스템과 PCI 접속회로(PCI Bridge)를 통해 연결되며, 상기 PCI 접속회로는 프로세서가 PCI 주변장치를 직접 액세스할 수 있는 높은 데이터 전송도를 제공할 뿐만 아니라 PCI 버스를 위한 데이터 버퍼, POST 버퍼 내장, PCI 마스터들의 중재 역할을 수행할 수 있다.

한편, 중재기는 복수의 마이크로 프로세서가 버스를 공용할 때 동시에 다른 마이크로 프로세서가 버스를 사용하면 버스 상에서 데이터가 충돌하게 되고, 이러한 장애를 방지하기 위해 버스의 사용을 조정하는 회로를 말한다.

다시 말하면, PCI 마스터들의 중재를 위해 사용되는 상기 중재기는 복수 입력 신호 중에서 적당한 규칙 하에서 단 하나의 신호를 선택하고, 그 밖은 대기시키도록 제어하는 회로로서, 예를 들면, 멀티프로세서 시스템에서는 메모리나 버스 등의 자원을 복수의 프로세서로 공유하게 되는데 동시에 2개 이상의 프로세서가 동일 자원을 사용하려고 경합하는 일이 발생할 경우, 이러한 경합을 조정하기 위한 회로를 중재기라고 한다.

도 1에 도시된 바와 같이, 종래의 두 개의 버스 중재기를 갖는 시스템은 제1 중재기(PMC) 또는 제2 중재기(PCEB)가 PCI 요구신호(PCI Request Signal: PCIREQ#)를 수신하면, 두 중재기 중 하나의 중재기를 통해서 PCI 허용신호(PCI Grant Signal: PCIGNT#)를 출력하게 되어 있다.

상기 PMC와 PCEB는 각각 PCI 중재기를 내장하고 있는 것을 의미하며, 상기 PMC(PCI and Memory Controller)는 Intel 82440FX의 칩셋중의 하나로서, PCI 버스와 메모리 제어를 담당하고, 상기 PCEB(PCI and EISA Bus)는 Intel의 EISA 버스를 위한 칩셋중의 하나로서 PCI 버스와 EISA 버스를 연결하는 접속회로를 말한다.

그리고 상기 PCI 요구신호(PCIREQ#)는 PCI 디바이스가 PCI 버스 마스터(Bus Master)가 되고자 할 때 발생시키는 신호이고, 상기 PCI 허용신호(PCIGNT#)는 버스 마스터를 요구한 디바이스에게 PCI 버스의 마스터가 되도록 허용하는 신호이다.

여기에서 상기 버스 마스터는 버스의 기능에 있어서, 버스상의 데이터 전송 제어가 중앙처리장치(CPU)와 그 주변 장치의 양쪽에 공유되어 있는 경우, 버스의 수수를 제어하는 장치를 말한다.

종래에는 상기 PCI 허용신호(PCIGNT#)가 상기 제1 및 제2 중재기 중에서 하나의 중재기에서만 출력되도록 설계되어 있다. 즉, 컴퓨터 시스템이 두 개의 중재기를 가지고 있을 경우, 둘 중 하나의 중재기만 사용할 수 있다.

종래의 두 개의 버스 중재기를 가지고 있는 시스템, 예를 들어, 컴퓨터 시스템 구성 요소중 인텔의 82440FX 칩셋과 82374, 82375를 사용하는 EISA 시스템일 경우에는 출하 시에 내부 회로의 설계가 고정되어 있기 때문에 사용자가 필요에 따라 더 효율적인 버스 중재기를 선택할 수 없다는 문제점이 있다.

상기 문제점을 해결하기 위한 본 고안의 목적은 초기 PC 시스템 설계 과정에서 두 개의 중재기 중에서 어느 중재기가 더 효율적으로 동작하는지 시험하여 고품질의 컴퓨터 시스템을 구현할 수 있는 버스 중재기 선택 회로를 제공하기 위한 것이다.

도 1은 종래의 기술에 따른 버스 중재기의 구성도.

도 2는 본 고안의 실시예에 따른 버스 중재기 선택 회로의 구성도.

도 3은 본 고안의 실시예에 따른 도 2의 상세 회로도.

상기 목적을 달성하기 위한 수단으로서, 본 고안의 구성은

버스 요구신호(PCIREQ#)를 수신하여 사용자가 하나의 중재기를 선택한 후에 중재기 요구신호를 출력하고, 상기 선택한 중재기로부터 중재기 허용신호를 수신하여 버스 허용신호(PCIGNT#)로 스위칭시켜 출력하는 중재기 선택부(10)와;

상기 중재기 선택부(10)가 출력한 제1 중재기 요구신호(PMCREQ#)를 수신하여 제1 중재기 허용 신호(PMCGNT#)를 출력하는 제1 중재기(20)와;

상기 중재기 선택부(10)가 출력한 제2 중재기 요구신호(PCEBREQ#)를 수신하여 제2 중재기 허용 신호(PCEBGNT#)를 출력하는 제2 중재기(30)로 이루어진다.

이하, 첨부한 도면을 참고로 하여, 본 고안의 실시예를 설명하기로 한다.

도 3에 도시된 바와 같이, 본 고안의 실시예에 따른 버스 중재기 선택 회로의 구성은 점퍼 스위치(11), 논리곱 회로(12), 인버터(13), 제1 버스 스위치(14), 제2 버스 스위치(15), PMC 중재기(20) 및 PCEB 중재기(30)로 이루어져 있다.

상기 구성에 의한 본 고안의 실시예에 따른 버스 중재기 선택 회로의 작용은 다음과 같다.

도 2에서, PMC 중재기(20)와 PCEB 중재기(30)는 각각 내부에 PCI 중재기를 가지고 있다. 그러나 동시에 두 개를 사용할 수 없으므로, 중재기 선택부(10)를 통하여 어느 하나의 중재기를 선택하여 사용할 수 있다. 즉, 초기 시험 시에 더 효율적인 중재기를 확인하여, 사용자가 중재기를 선택하여 사용할 수 있다.

여기에서 PMC 요구신호(PMCREQ#)는 PCI 디바이스에게 버스 마스터 요구를 PMC 중재기(20)가 받아들이는 신호이고, PMC 허용신호(PMCGNT#)는 PCI 디바이스에게 버스 마스터를 상기 PMC 중재기(20)가 허용하는 신호이다.

그리고 PCEB 요구신호(PCEBREQ#)는 PCI 디바이스의 버스 마스터 요구를 PCEB 중재기(30)가 받아들이는 신호이고, PCEB 허용신호(PCEBGNT#)는 PCI 디바이스에게 버스 마스터를 상기 PCEB 중재기(30)가 허용하는 신호이며, PCEB 동작신호(PMC_IOBREQ#)는 상기 PCEB 중재기(30)가 PCI 버스 마스터로 동작할 경우 상기 PMC 중재기(20)가 받아들이는 신호이고, PCEB 동작확인신호(PMC_IOBGNT#)는 상기 PCEB(30)가 PCI 버스 마스터로 동작할 경우 상기 PCEB 중재기(30)에게 PMC 중재기(20)가 허용하는 신호이다.

그리고 CPU 디스에이블신호(CPUREQ#)는 상기 PCEB 중재기(30)가 이 신호를 감지하여 로우 논리일 경우에 내부 중재기를 디스에이블시키는 신호이다.

도 3은 상기 도 2의 상세 회로도로서, 점퍼 스위치(11)는 제1단자가 풀업 저항(R1)에 연결되고, 제3단자는 접지 전압에 연결되며, 제2단자를 통해 전원 전압(Vcc)이나 접지전압(GND)을 입력하게 된다.

그리고 논리곱 회로(12)는 제1 입력단자가 풀업저항(R2)의 전원전압을 수신하고, 제2 입력단자는 상기 점퍼 스위치(11)의 제2단자에 연결되어 전원전압이나 접지전압을 수신하여, 이를 논리곱하여 CPU 디스에이블신호(CPUREQ#)를 출력하며, 인버터(INV)(13)는 상기 점퍼 스위치(11)의 제2단자의 출력을 반전시켜 출력한다.

그리고 제2 버스 스위치(15)는 상기 인버터(13)의 출력과 연결된 제1 및 제2 인에이블 단자(G1, G2)가 인에이블 되면, 상기 PCI 요구신호(PCIREQ#)를 수신하여 PCEB 요구신호(PCEBREQ#)를 PCEB 중재기(30)로 출력한 후에, 상기 PCEB 중재기(30)로부터 PCEB 허용신호(PCEBGNT#)를 수신하여 PCI 허용신호(PCIGNT#)를 출력한다.

그리고 제1 버스 스위치(14)는 상기 점퍼 스위치(11)의 제2 단자의 출력과 연결된 제1 및 제2 인에이블 단자(G1, G2)가 인에이블 되면, PCI 요구신호(PCIREQ#)를 수신하여 PMC 요구신호(PMCREQ#)를 PMC 중재기(20)로 출력한 후에, 상기 PMC 중재기(20)로부터 PMC 허용신호(PMCGNT#)를 수신하여 PCI 허용신호(PCIGNT#)를 출력하거나, 또는 상기 PCEB 요구신호(PCEBREQ#)를 공통으로 수신하여 상기 PMC 중재기(20)로 PCEB 중재기 동작신호(PMC_IOBREQ#)를 출력하고, 상기 PMC 중재기(20)로부터 PCEB 중재기 동작확인신호(PMC_IOBGNT#)를 수신하여 공통으로 PCEB 허용신호(PCEBGNT#)를 출력하게 된다.

그리고 PMC 중재기(20)는 상기 제1 버스 스위치(14)로부터 PMC 요구신호(PMCREQ#)와 PCEB 동작신호(PMC_IOBREQ#)를 수신하여, PMC 허용신호(PMCGNT#)와 PCEB 동작확인신호(PMC_IOBREQ#)를 출력하고, 그리고 PCEB 중재기(30)는 상기 CPU 디스에이블신호(CPUREQ#)를 수신하여 디스에이블 되거나, 또는 상기 제2 버스 스위치(15)로부터 PCEB 요구신호(PCEBREQ#)를 수신하여 PCEB 허용신호(PCEBGNT#)를 출력하게 된다.

도 3에서, 상기 점퍼 스위치(11)의 제1단자와 제2단자가 서로 연결되었을 경우, 논리곱 회로(12)의 출력인 CPU 디스에이블신호(CPUREQ#)는 하이 논리가 되어 PCEB 중재기(30)의 내부 중재기가 동작하게 되고, 동시에 제2 버스 스위치(15)의 제1 및 제2 인에이블 단자(G1, G2)로 입력되는 신호는 로우 논리이므로 PCI 허용신호(PCIGNT#)와 PCI 요구신호(PCIREQ#)의 데이터 흐름은 상기 제2 버스 스위치(15)를 통하여 PCEB 중재기(30)로 입출력된다.

반대로, 상기 점퍼 스위치(11)의 제2단자와 제3단자가 서로 연결되었을 경우, 논리곱 회로(12)의 출력은 로우 논리가 되어 상기 PCEB 중재기(30) 대신에 PMC 중재기(20)의 내부 중재기가 동작하게 된다.

그리고 제1 버스 스위치(14)의 제1 및 제2 인에이블 단자(G1, G2)로 입력되는 신호는 로우 논리이므로 PCI 허용신호(PCIGNT#)와 PCI 요구신호(PCIREQ#)의 데이터 흐름은 제1 버스 스위치(14)를 통하여 상기 PMC 중재기(20)로 입출력된다.

여기에서, 상기 제1 및 제2 버스 스위치(14, 15)는 QST3384 버스 스위치로서, 제1 및 제2 인에이블 단자(G1, G2)에 로우 신호가 입력되면, 양쪽의 신호를 연결하는 역할을 한다.

결국, 컴퓨터 시스템 구성 요소가 Intel의 82440FX 칩셋과 82374, 82375를 사용하는 EISA 시스템일 경우, 초기 PC 시스템 설계 과정에서 둘 중 어느 중재기가 더 효율적으로 동작하는지 시험하여 사용자가 선택적으로 사용할 수 있게 된다.

본 고안의 효과는 두 개의 PCI 버스 중재기를 가지고 있는 시스템에서 필요에 따라 두 개의 내부 중재기를 서로 선택 및 비교하여 더 우수한 성능을 갖는 중재기를 사용할 수 있으므로 컴퓨터 시스템의 품질 향상을 기할 수 있는 버스 중재기 선택 회로를 제공할 수 있다.

Claims

버스 요구신호(PCIREQ#)를 수신하여, 사용자가 하나의 중재기를 선택한 후에 중재기 요구신호를 출력하고, 상기 선택한 중재기로부터 중재기 허용신호를 수신하여 버스 허용신호(PCIGNT#)로 스위칭시켜 출력하는 중재기 선택부(10)와;

상기 중재기 선택부(10)가 출력한 제1 중재기 요구신호(PMCREQ#)를 수신하여 제1 중재기 허용 신호(PMCGNT#)를 출력하는 제1 중재기(20)와;

상기 중재기 선택부(10)가 출력한 제2 중재기 요구신호(PCEBREQ#)를 수신하여 제2 중재기 허용 신호(PCEBGNT#)를 출력하는 제2 중재기(30)를 포함하는 것을 특징으로 하는 버스 중재기 선택 회로.
제1항에 있어서,

상기 중재기 선택부(10)는,

제1단자가 풀업 저항(R1)에 연결되고, 제3단자는 접지 전압에 연결되며, 제2단자를 통해 전원 전압이나 접지전압을 입력하는 점퍼 스위치(11)와;

제1 입력단자는 풀업저항(R2)의 전원전압을 수신하고, 제2 입력단자는 상기 점퍼 스위치(11)의 제2 단자에 연결되어 전원전압이나 접지전압을 수신하여, 이를 논리곱하여 CPU 디스에이블신호(CPUREQ#)를 출력하는 논리곱(AND) 회로(12)와;

상기 점퍼 스위치(11)의 제2 단자의 출력을 반전시켜 출력하는 인버터(INV)(13)와;

상기 인버터(13)의 출력과 연결된 제1 및 제2 인에이블 단자(G1, G2)가 인에이블 되면, 상기 PCI 요구신호(PCIREQ#)를 수신하여 PCEB 요구신호(PCEBREQ#)를 상기 제2 중재기(30)로 출력한 후에, 상기 제2 중재기(30)로부터 PCEB 허용신호(PCEBGNT#)를 수신하여 PCI 허용신호(PCIGNT#)를 출력하는 제2 버스 스위치(15)와;

상기 점퍼 스위치(11)의 제2 단자의 출력과 연결된 제1 및 제2 인에이블 단자(G1, G2)가 인에이블 되면, PCI 요구신호(PCIREQ#)를 수신하여 PMC 요구신호(PMCREQ#)를 상기 제1 중재기(20)로 출력한 후에, 상기 제1 중재기(20)로부터 PMC 허용신호(PMCGNT#)를 수신하여 PCI 허용신호(PCIGNT#)를 출력하거나, 또는 상기 PCEB 요구신호(PCEBREQ#)를 공통으로 수신하여 상기 제1 중재기(20)로 PCEB 중재기 동작신호(PMC_IOBREQ#)를 출력하고, 상기 제1 중재기(20)로부터 PCEB 중재기 동작확인신호(PMC_IOBGNT#)를 수신하여 공통으로 PCEB 허용신호(PCEBGNT#)를 출력하는 제1 버스 스위치(Bus Switch)(14)를 포함하는 것을 특징으로 하는 버스 중재기 선택 회로.