KR19990005718A - Data output circuit for semiconductor memory device - Google Patents
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Abstract
본 발명에 따른 반도체 메모리 장치용 데이터 출력회로는, 반도체 메모리 장치의 외부로 출력될 데이터를 일시적으로 저장하는 버퍼부와, 상기 버퍼부의 제1출력단으로부터 출력되는 제1데이타를 반전시키는 제1반전부와, 상기 버퍼부의 제2출력단으로부터 출력되는 제2데이타를 반전시키는 제2반전부와, 상기 제2반전부의 출력을 다시 반전시키는 제3반전부와, 상기 제1반전부의 출력에 응답하여 외부입출력단에 제1레벨의 데이터를 출력하는 풀업트랜지스터와, 상기 제3반전부의 출력에 응답하여 상기 외부입출력단에 제2레벨의 데이터를 출력하는 풀다운트랜지스터와, 상기 제2출력단과 상기 제3반전부내의 피형 모오스 트랜지스터에 채널이 직렬로 연결된 피형 모오스 트랜지스터사이에 접속되며 상기 제2레벨의 데이터에 관련한 노이즈를 저감시키기 위해 전원전압이 설정된 전압이상으로 증가하는 경우에만 상기 직렬연결된 피형 모오스 트랜지스터의 동작을 제한하는 가변 정전압부를 가짐을 특징으로 한다.A data output circuit for a semiconductor memory device according to the present invention includes a buffer unit for temporarily storing data to be output to the outside of the semiconductor memory device, and a first inverting unit for inverting first data output from the first output terminal of the buffer unit. A second inverting unit for inverting second data output from the second output terminal of the buffer unit, a third inverting unit for inverting the output of the second inverting unit again, and an external input / output in response to the output of the first inverting unit A pull-up transistor for outputting a first level of data to a stage, a pull-down transistor for outputting a second level of data to the external input / output terminal in response to an output of the third inverter, and within the second output terminal and the third inverter Connected between the morph transistors of which the channel is connected in series to the morph transistors of the MOS transistor to reduce noise related to the data of the second level. To this end, it has a variable constant voltage unit for limiting the operation of the series-connected Morse transistor only when the power supply voltage increases above the set voltage.
Description
본 발명은 반도체 메모리 디바이스에 적용되는 출력회로에 관한 것으로, 특히 디바이스에 인가되는 전원전압이 설정된 레벨이상으로 증가시 발생되는 출력 데이터에 관련한 노이즈를 저감시키는데 적합한 데이터 출력회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit applied to a semiconductor memory device, and more particularly, to a data output circuit suitable for reducing noise related to output data generated when a power supply voltage applied to a device increases above a set level.
통상적으로, 스태이틱 랜덤 억세스 메모리등과 같은 휘발성 반도체 메모리 장치는 외부로부터 인가되는 제어신호의 타이밍에 응답하여 메모리 셀에 저장된 데이터를 리드하거나 외부의 데이터를 메모리 셀에 라이트하는 억세스 동작을 본질적으로 수행한다. 리드동작시에 선택된 메모리 셀에 저장된 데이터를 리드하여 외부로 출력하기 위해서는 행 어드레스와 열 어드레스에 대응되는 워드라인과 비트라인을 인에이블시켜 메모리 셀 어레이내의 특정한 메모리 셀이 선택되도록 한다. 선택된 메모리 셀의 데이터를 가리키는 전기적 신호 및 그의 상보 전기적 신호가 비트라인쌍상에 각기 로딩되면 이는 입출력 라인쌍을 통해 입출력 센스앰프로 제공된다. 센스앰프에 의해 감지증폭된 데이터 및 그의 상보 데이터는 데이터 출력 패스를 거쳐 데이터 출력버퍼로 인가된다. 데이터 출력버퍼를 포함하는 데이터 출력회로는 데이터 및 그의 상보 데이터중 어느 하나를 전원전압보다 높게 부스팅하여 풀업 트랜지스터의 입력으로 사용하고 나머지 하나를 풀다운 트랜지스터의 입력으로 사용하여 외부입출력단으로 리드 데이터를 출력하는 기능을 수행한다. 이 경우에 외부입출력단에 나타나는 데이터의 논리레벨은 상기 풀업단에 로우 데이터가 입력되고 상기 풀다운단에 로우 데이터가 입력되면 하이레벨이 되고 그 반대이면 로우레벨로 된다.In general, a volatile semiconductor memory device such as a static random access memory or the like essentially implements an access operation for reading data stored in a memory cell or writing external data to the memory cell in response to timing of a control signal applied from the outside. Perform. In order to read data stored in the selected memory cell during the read operation and output the data to the outside, word lines and bit lines corresponding to row addresses and column addresses are enabled to select specific memory cells in the memory cell array. When the electrical signal indicating the data of the selected memory cell and its complementary electrical signal are respectively loaded onto the bit line pair, it is provided to the input / output sense amplifier through the input / output line pair. The data sensed and amplified by the sense amplifier and its complementary data are applied to the data output buffer via the data output path. A data output circuit including a data output buffer outputs read data to an external input / output terminal by boosting any one of the data and its complementary data higher than the power supply voltage to use as the input of the pull-up transistor and the other as the input of the pull-down transistor. It performs the function. In this case, the logic level of data appearing at the external I / O stage becomes high level when low data is input to the pull-up stage and low data is input to the pull-down stage, and vice versa.
상기한 바와 같이, 씨모오스 레벨 또는 티티엘 레벨로서의 하이 또는 로우레벨을 출력하는 데이터 출력회로는 메모리 소자가 고집적 및 고속화됨에 따라 출력 데이터에 대한 노이즈를 보다 많이 포함하게 된다. 그러한 노이즈는 보다 높은 전원전압에서 출력데이터가 하이에서 로우로 로우에서 하이로의 천이시에 보다 심하게 발생된다. 따라서, 고전원전압에서의 라이징 또는 폴링천이는 저전압의 경우에 비하여 매우 빠르므로 상기 풀업 또는 풀다운 트랜지스터는 급하게 턴온된다. 그러한 경우에 상기 외부입출력단과 연결된 패드에 존재하고 있던 고전류가 상기 트랜지스터들의 소오스 도는 드레인단자로 역류되어 출력 데이터를 불안정한 상태로 만들어 버린다. 결국 파워 라인의 노이즈에 기인하여 메모리 소자의 신뢰성이 저하되는 문제점이 발생된다.As described above, the data output circuit outputting the high or low level as the CMOS level or the TTI level includes more noise for the output data as the memory elements become more integrated and faster. Such noise is more severely generated when the output data transitions from high to low to high at a higher supply voltage. Therefore, the rising or falling transition at high power voltage is much faster than in the case of low voltage, so the pull-up or pull-down transistor is rapidly turned on. In such a case, the high current existing in the pad connected to the external input / output terminal flows back to the source or drain terminal of the transistors, thereby making the output data unstable. As a result, a problem occurs that the reliability of the memory device is degraded due to the noise of the power line.
상술한 바와 같이, 종래에는 고전원전압의 경우에 데이터의 리드에러가 유발되어 데이터 출력회로의 신뢰성이 저하되는 문제점이 있어왔다.As described above, there has been a problem in the past that a read error of data is caused in the case of a high power supply voltage, thereby reducing the reliability of the data output circuit.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 반도체 메모리 장치의 데이터 출력회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a data output circuit of a semiconductor memory device that can solve the above-mentioned conventional problems.
본 발명의 다른 목적은 고전원전압에서 안정하게 데이터를 출력할 수 있는 반도체 메모리 장치의 데이터 출력회로를 제공함에 있다.Another object of the present invention is to provide a data output circuit of a semiconductor memory device capable of stably outputting data at a high power voltage.
본 발명의 또 다른 목적은 전원전압이 증가하는 경우에 풀업 또는 풀다운 노드의 전압에 대한 폴링 또는 라이징 타임을 전원전압의 증가량에 따라 적응적으로 완화시킬 수 있는 스태이틱 램의 데이터 출력회로를 제공함에 있다.Still another object of the present invention is to provide a static RAM data output circuit capable of adaptively alleviating the falling or rising time with respect to the voltage of the pull-up or pull-down node when the power supply voltage increases. Is in.
도 1은 본 발명에 따른 데이터 출력회로도.1 is a data output circuit diagram according to the present invention.
도 2는 도 1중 제1가변 정전압부 100의 구체적 일예도.FIG. 2 is a diagram illustrating a specific example of the first variable constant voltage unit 100 of FIG. 1.
도 3은 도 1중 제2가변 정전압부 200의 구체적 일예도.3 is a view illustrating a specific example of the second variable constant voltage unit 200 of FIG. 1.
도 4는 도 3 및 도 1에 관련된 동작 타이밍도.4 is an operation timing diagram related to FIGS. 3 and 1.
도 5는 도 3에 따른 가변된 정전압의 출력특성도.5 is an output characteristic diagram of a variable constant voltage according to FIG. 3.
상기의 목적들을 달성하기 위한 본 발명에 따른 반도체 메모리 장치용 데이터 출력회로는, 상기 반도체 메모리 장치의 외부로 출력될 데이터를 일시적으로 저장하는 버퍼부와; 상기 버퍼부의 제1출력단으로부터 출력되는 제1데이타를 반전시키는 제1반전부와; 상기 버퍼부의 제2출력단으로부터 출력되는 제2데이타를 반전시키는 제2반전부와; 상기 제2반전부의 출력을 다시 반전시키는 제3반전부와; 상기 제1반전부의 출력에 응답하여 외부입출력단에 제1레벨의 데이터를 출력하는 풀업트랜지스터와; 상기 제3반전부의 출력에 응답하여 상기 외부입출력단에 제2레벨의 데이터를 출력하는 풀다운트랜지스터와; 상기 제2출력단과 상기 제3반전부내의 피형 모오스 트랜지스터에 채널이 직렬로 연결된 피형 모오스 트랜지스터사이에 접속되며, 상기 제2레벨의 데이터에 관련한 노이즈를 저감시키기 위해 전원전압이 설정된 전압이상으로 증가하는 경우에만 상기 직렬연결된 피형 모오스 트랜지스터의 동작을 제한하는 가변 정전압부를 가짐을 특징으로 한다.A data output circuit for a semiconductor memory device according to the present invention for achieving the above objects includes a buffer unit for temporarily storing data to be output to the outside of the semiconductor memory device; A first inverting unit for inverting first data output from the first output terminal of the buffer unit; A second inversion unit for inverting second data output from the second output terminal of the buffer unit; A third inverting unit for inverting the output of the second inverting unit again; A pull-up transistor configured to output data of a first level to an external input / output terminal in response to an output of the first inverting unit; A pull-down transistor configured to output a second level of data to the external input / output terminal in response to an output of the third inverting unit; A channel connected to a series of connected MOS transistors in series with the MOS transistors in the second output terminal and the third inverting unit, wherein a power supply voltage is increased above a set voltage to reduce noise related to the data of the second level. Only when it has a variable constant voltage section for limiting the operation of the series-connected Morse transistor.
이하 본 발명에 따른 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명되어질 것이다. 첨부된 도면들내에서 서로 동일한 기능을 수행하는 구성소자는 다른 도면내에 있더라도 이해의 편의를 위해서 동일 내지 유사한 참조부호 또는 명칭으로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 모오스 트랜지스터의 동작 및 낸드 게이트의 출력논리, 그리고 기본적 회로의 특성은 본 발명의 요지를 흐리지 않게 하기 위해 상세히 설명되지 않는다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Components that perform the same function in each other in the accompanying drawings are labeled with the same or similar reference numerals or names for convenience of understanding even if in different drawings. In the following description, specific details are set forth by way of example and in detail in order to provide a more thorough understanding of the present invention. However, for those of ordinary skill in the art, the present invention may be practiced only by the above description without these details. In addition, the operation of MOS transistors, the output logic of NAND gates, and the basic circuit characteristics so well known in the art are not described in detail in order to not obscure the subject matter of the present invention.
도 1은 본 발명에 따른 데이터 출력회로도이다. 도 1에서, 버퍼부 2는 반도체 메모리 장치의 메모리 셀로부터 리드된 데이터를 일시적으로 저장하는 기능을 한다. 상기 버퍼부 2의 일예적 구체적 구성은 래치회로로 구현되거나, 본 분야의 통상의 버퍼회로의 소자구성을 가질 수 있다. 상기 버퍼부 2의 제1출력단으로부터 출력되는 제1데이타 Dodp를 반전시키는 제1반전부는 피 및 엔형 모오스 트랜지스터 들 10,11,12로 구성된다. 상기 버퍼부 2의 제2출력단으로부터 출력되는 제2데이타 Dodn를 반전시키는 제2반전부는 피 및 엔형 모오스 트랜지스터 15,16로 구성된다.상기 제2반전부 (15,16)의 출력을 다시 반전시키는 제3반전부는 피형 및 엔형 모오스 트랜지스터들 20,21,22로 구성된다. 풀업트랜지스터 PU는 소오스가 전원전압에 연결되며, 상기 제1반전부의 출력 Dou에 응답하여 외부입출력단 I/O에 제1레벨, 예컨대 로직 하이의 데이터를 출력한다. 풀다운트랜지스터 PD는 소오스가 접지에 연결되며, 상기 제3반전부의 출력 Dod에 응답하여 상기 외부입출력단 I/O으로 제2레벨 예컨대 로직 로우의 데이터를 출력시킨다.1 is a data output circuit diagram according to the present invention. In FIG. 1, the buffer unit 2 functions to temporarily store data read from memory cells of the semiconductor memory device. An exemplary specific configuration of the buffer unit 2 may be implemented by a latch circuit or may have a device configuration of a conventional buffer circuit in the art. The first inverting unit for inverting the first data Dodp output from the first output terminal of the buffer unit 2 includes the P and N-type transistors 10, 11 and 12. The second inverting unit for inverting the second data Dodn output from the second output terminal of the buffer unit 2 is composed of P and N-type MOS transistors 15 and 16. Inverting the output of the second inverting unit 15 and 16 again The third inverting portion is composed of the p-type and en-type MOS transistors 20, 21, 22. The pull-up transistor PU has a source connected to a power supply voltage, and outputs data of a first level, for example, logic high, to an external input / output terminal I / O in response to an output Dou of the first inverting unit. The pull-down transistor PD has a source connected to ground, and outputs data of a second level, for example, logic low, to the external input / output terminal I / O in response to an output Dod of the third inverting unit.
도 1의 내부에서, 본 발명의 기술적 사상에 따르는 제1,2가변 정전압부 100,200는 이하에서 설명된다. 제1가변 정전압부 100는 상기 제1데이타 Dodp를 제공하는 상기 제1출력단과, 상기 제1반전부(10-12)내의 엔형 모오스 트랜지스터 11에 채널이 직렬로 연결된 엔형 모오스 트랜지스터 12의 게이트사이에 접속되며, 상기 제1레벨의 데이터에 관련한 노이즈를 저감시키기 위해 전원전압이 설정된 전압이상으로 증가하는 경우에만 상기 직렬연결된 엔형 모오스 트랜지스터의 풀리 턴온동작을 전원전압의 증가량에 따라 보다 많이 제한하는 역할을 한다. 또한, 상기 제2가변 정전압부 200는 상기 제2출력단과 상기 제3반전부내의 피형 모오스 트랜지스터 21에 채널이 직렬로 연결된 피형 모오스 트랜지스터 20의 게이트사이에 접속되어, 상기 제2레벨의 데이터에 관련한 노이즈를 저감시키기 위해 상기 전원전압이 증가하는 경우에만 상기 직렬연결된 피형 모오스 트랜지스터의 동작을 제한한다.1, the first and second variable constant voltage units 100 and 200 according to the spirit of the present invention will be described below. The first variable constant voltage unit 100 is disposed between the first output terminal providing the first data Dodp and the gate of the N-type transistor 12 in which a channel is connected in series to the N-type transistor 11 in the first inverting unit 10-12. Connected to each other, and the pulley turn-on operation of the series-connected en-type MOS transistor is further limited according to an increase in the power supply voltage only when the power supply voltage is increased above a set voltage to reduce noise related to the data of the first level. do. The second variable constant voltage unit 200 is connected between the second output terminal and the gate of the Morph Transistor 20 in which a channel is connected in series to the Morph Transistor 21 in the third inverting unit, and is connected to the data of the second level. The operation of the series-connected connected Morse transistor is limited only when the power supply voltage is increased to reduce noise.
도 2에는 상기 도 1중 제1가변 정전압부 100의 구체적 일예도가 나타나 있다. 도 2는, 상기 제1출력단에 차례로 연결된 홀수개의 인버터들 101,102,103로 구성된 지연기와, 상기 제1출력단에 일측입력이 연결되고 타측입력으로 상기 지연기의 출력을 받아 낸드응답을 생성하는 게이트 104와, 상기 게이트의 출력을 반전시키는 인버터 105와, 상기 인버터 105의 출력에 응답하는 구동용 엔모오스 트랜지스터 110와, 상기 구동용 엔모오스 트랜지스터 110의 드레인과 전원전압간에 채널이 직렬로 연결되고 각각의 게이트가 공통으로 접지에 연결된 피형 트랜지스터 그룹106-108과, 상기 구동용 엔모오스 트랜지스터 110의 소오스와 접지간에 채널이 직렬로 연결되고 각각의 게이트가 자신의 드레인에 연결된 시리얼 엔형 트랜지스터 그룹 110-114으로 이루어진다.2 illustrates a specific example of the first variable constant voltage unit 100 of FIG. 1. 2 is a delay configured by an odd number of inverters 101, 102 and 103 connected to the first output stage, a gate 104 having one input connected to the first output terminal and receiving an output of the delay with the other input, A channel is connected in series between an inverter 105 for inverting the output of the gate, a driving enmos transistor 110 responsive to an output of the inverter 105, a drain of the driving enmos transistor 110, and a power supply voltage, and each gate is connected in series. A group of the transistors 106-108 connected to the ground in common, and the serial N-type transistor groups 110-114 having a channel connected in series between the source and the ground of the driving enMOS transistor 110 and each gate connected to its drain.
도 3에는 도 1중 제2가변 정전압부 200의 구체적 일예도가 나타나 있다. 도 3은 상기 제2출력단에 차례로 연결된 홀수개의 인버터들 201-203로 구성된 지연기와, 상기 제2출력단에 일측입력이 연결되고 타측입력으로 상기 지연기의 출력을 받아 낸드응답을 생성하는 게이트 204와, 상기 게이트 204의 출력에 응답하는 구동용 피모오스 트랜지스터 210와, 상기 구동용 피모오스 트랜지스터 210의 소오스와 전원전압간에 채널이 직렬로 연결되고 각각의 게이트가 자신의 드레인에 연결된 시리얼 피형 트랜지스터 그룹 206-209와, 상기 구동용 피모오스 트랜지스터 210의 드레인과 접지간에 채널이 직렬로 연결되고 각각의 게이트가 전원전압에 공통으로 연결된 엔형 트랜지스터 그룹 211-213으로 구성된다.3 illustrates a specific example of the second variable constant voltage unit 200 of FIG. 1. 3 is a delay configured by an odd number of inverters 201-203 connected to the second output stage, a gate 204 connected to one input of the second output and receiving the output of the delay from the other input, and generating a NAND response. And a driven PMOS transistor 210 responsive to an output of the gate 204, a serial type transistor group 206 in which a channel is connected in series between a source and a power supply voltage of the driving PMOS transistor 210 and each gate is connected to a drain thereof. And -209 and the N-type transistor group 211-213 in which a channel is connected in series between the drain and ground of the driving PMOS transistor 210 and each gate is connected to a power supply voltage in common.
도 4는 도 3 및 도 1에 관련된 동작 타이밍도이고, 도 5는 도 3에 따른 가변된 정전압의 출력특성도를 보여준다. 도 5를 먼저 참조하면, 전원전압이 설정치 이상으로 증가되어 반도체 메모리 장치내의 출력회로에 제공되는 경우에, 제2가변 정전압부 200은 출력 정전압 Vref2를 증가량에 따라 직선적으로 높여 출력한다. 이에 따라 도 1내의 피모오스 트랜지스터 20은 점차로 턴온 동작을 제한받게 된다. 즉, 턴 온에서 턴 오프 방향으로 가기 시작하는 것이다. 그러면, 트랜지스터 21의 소오스에는 전원전압의 레벨이 인가되지 못하여 전원전압의 전위보다 낮게 된다. 이에 따라, 풀다운 트랜지스터 PD는 전원전압이 증가되지 않은 때보다 서서히 턴온되어 지므로, 상기 외부 입출력단 I/O에 제공되는 제2레벨의 데이터에 관련한 노이즈가 저감된다. 즉, 외부 입출력단 I/O의 하이에서 로우레벨로의 폴링천이가 전원전압이 증가되지 않은 때보다 상대적으로 완만하게 되어 지는 것이다. 물론, 상기 외부 입출력단 I/O의 레벨이 로우레벨로 되기 위해서는 상기 버퍼부 2의 출력 Dodn은 하이레벨이 되는 경우이다. 이에 따라, 상기 출력 Dod도 하이레벨이 되어진다. 어느 한 시점에서, 상기 풀다운 트랜지스터 PD나 풀업 트랜지스터 PU중에서 하나만이 턴온됨은 주지의 사실이다.4 is an operation timing diagram related to FIGS. 3 and 1, and FIG. 5 illustrates an output characteristic diagram of a variable constant voltage according to FIG. 3. Referring first to FIG. 5, when the power supply voltage is increased above the set value and provided to the output circuit in the semiconductor memory device, the second variable constant voltage unit 200 linearly increases the output constant voltage Vref2 and increases the output voltage. Accordingly, the PMOS transistor 20 in FIG. 1 is gradually limited in the turn-on operation. That is, it starts to go from turn on to turn off direction. As a result, the level of the power supply voltage is not applied to the source of the transistor 21, which is lower than the potential of the power supply voltage. Accordingly, since the pull-down transistor PD is turned on more slowly than when the power supply voltage is not increased, noise associated with data of the second level provided to the external input / output terminal I / O is reduced. In other words, the falling transition from the high to the low level of the external input / output terminal I / O becomes relatively slower than when the power supply voltage is not increased. Of course, the output Dodn of the buffer unit 2 becomes a high level in order for the level of the external input / output terminal I / O to become a low level. Accordingly, the output Dod also becomes high level. At any point in time, only one of the pull-down transistor PD or the pull-up transistor PU is turned on.
그러면, 전원전압이 설정치 이상으로 증가될시 제2가변 정전압부 200가 출력 정전압 Vref2를 어떻게 높여 출력하는 가를 도 3 및 도 4를 참조하여 이하에서 구체적으로 설명한다. 도 4에서, 메모리 장치내로 어드레스 XAi의 인가 후에, 도 1내의 버퍼부 2의 제2출력단에서 파형 Dodn과 같은 제2데이터가 출력되었다고 하자. 그러면, 도 3내의 인버터 201-203의 반전 지연동작에 의해 노드 A에는 도 4의 파형 A가 나타난다. 낸드 게이트 204에 의해, 노드 B에는 도 4의 파형 B이 출력된다. 여기서, 그룹 SP는 약하게 턴온되어 있는 상태이다. 상기 파형 B를 게이트로 수신하는 트랜지스터 210은 보다 많이 턴온되어 출력 Vref2를 도 4의 대응파형과 같이 높여서 출력한다. 이에 따라 도 1의 트랜지스터 20은 턴온동작이 제한되어 출력을 도 4의 Dod와 같이 생성하고, 이는 I/O의 트랜지션 타임을 완화시키게 된다.Then, how the second variable constant voltage unit 200 increases and outputs the output constant voltage Vref2 when the power supply voltage is increased above the set value will be described in detail with reference to FIGS. 3 and 4. In FIG. 4, it is assumed that after application of the address XAi into the memory device, second data such as waveform Dodn is output from the second output terminal of the buffer section 2 in FIG. Then, waveform A of FIG. 4 appears at node A due to the inversion delay operation of inverters 201-203 in FIG. The waveform B of FIG. 4 is output to the node B by the NAND gate 204. Here, the group SP is weakly turned on. The transistor 210 receiving the waveform B as a gate is turned on more and outputs the output Vref2 by raising the output Vref2 as shown in FIG. 4. Accordingly, the transistor 20 of FIG. 1 is limited in turn-on operation to generate an output as shown in FIG. 4, which alleviates the transition time of the I / O.
한편, 전원전압이 설정치 이상으로 증가될시 제1가변 정전압부 100는 출력 정전압 Vref1을 낮추어 출력한다. 이러한 이유는 상기 제2가변 정전압부 200의 동작과는 반대로 되고, 트랜지스터 12가 엔형 모오스 트랜지스터이기 때문이다. 즉, 라이징 에지를 완화하기 위해서는 상기 트랜지스터 12의 게이트에 걸리는 전압을 낮추어야 한다.On the other hand, when the power supply voltage is increased above the set value, the first variable constant voltage unit 100 lowers the output constant voltage Vref1 and outputs it. This is because the operation of the second variable constant voltage unit 200 is reversed, and the transistor 12 is an N-type MOS transistor. That is, in order to alleviate the rising edge, the voltage applied to the gate of the transistor 12 must be lowered.
이상에서, 본 발명에 따른 데이터 출력회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 다양한 변화 및 변경이 가능함은 물론이다.In the above, the configuration and operation of the data output circuit according to the present invention have been shown in accordance with the above description and drawings, but this is merely an example and various changes and modifications are possible.
상술한 바와 같이, 본 발명에 따른 데이터 출력회로에 의하면 전원전압의 증가시 발생되는 데이터 노이즈가 저감되어지는 효과가 있다.As described above, the data output circuit according to the present invention has the effect of reducing data noise generated when the power supply voltage is increased.
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