KR19990004893A - Semiconductor device with increased unit cell capacitance and manufacturing method thereof - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 반도체 제조 분야에 관한 것임.The present invention relates to the field of semiconductor manufacturing.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
본 발명은 복잡한 공정을 필요로 하는 3차원 구조의 캐패시터를 형성하지 않고도 단위 셀 정전용량을 증가시키는 반도체 장치 및 그 제조방법을 제공하고자 함.The present invention provides a semiconductor device and a method of manufacturing the same, which increase unit cell capacitance without forming a three-dimensional capacitor that requires a complicated process.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
본 발명은 웨이퍼 접착 기술 및 CMP 공정을 통해 하나의 단위 셀과 인접하는 셀의 캐패시터를 반대 방향(아래/위)으로 형성함으로서 충분한 표면적을 확보(캐패시터가 인접하는 셀 상부에 오버랩되어 형성됨)하여 단위 셀 정전용량을 증가시킴.The present invention secures sufficient surface area by forming capacitors of one unit cell and adjacent cells in the opposite direction (down / up) through wafer bonding technology and CMP process (the capacitors are formed overlapping the upper part of adjacent cells). Increase cell capacitance.
4. 발명의 중요한 용도4. Important uses of the invention
반도체 장치 제조에 이용됨.Used to manufacture semiconductor devices.
Description
본 발명은 반도체 제조 분야에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치에서 단위면적당 정전용량이 증가된 쎌(cell) 구조와 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor manufacturing, and more particularly, to a cell structure with increased capacitance per unit area in a semiconductor memory device such as DRAM (Dynamic Random Access Memory) and a method of manufacturing the same.
일반적으로 반도체 메모리 장치인 DRAM의 단위 셀은 모스 트랜지스터와 캐패시터로 구성된다. 고집적화된 반도체 장치의 동작 특성을 확보하기 위해서는 충분한 정전용량을 갖는 캐패시터가 전제되어야 한다. 캐패시터의 정전용량은 캐패시터의 양 전극간의 거리에 반비례하고, 전극의 면적과 양 전극 사이의 절연물질의 유전상수의 곱에 비례한다. 따라서, 양 전극간의 거리를 좁히거나 전극의 면적을 넓히거나 또는 유전상수가 큰 물질을 사용함으로써 캐패시터의 정전용량을 증가시킬 수 있다.In general, a unit cell of a DRAM, which is a semiconductor memory device, includes a MOS transistor and a capacitor. In order to secure the operating characteristics of the highly integrated semiconductor device, a capacitor with sufficient capacitance must be premised. The capacitance of the capacitor is inversely proportional to the distance between the two electrodes of the capacitor and is proportional to the product of the area of the electrode and the dielectric constant of the insulating material between the two electrodes. Therefore, the capacitance of the capacitor can be increased by narrowing the distance between the two electrodes, increasing the area of the electrode, or using a material having a high dielectric constant.
그러나, 캐패시터의 양 전극간 거리를 줄이는 데에는 한계가 있으므로, 대개 유전상수가 높은 절연물질을 사용하거나 전극의 면적을 넓히는 쪽으로 많은 연구·개발이 이루어져 왔다.However, since there is a limit to reducing the distance between the two electrodes of the capacitor, many researches and developments have been made to use an insulating material having a high dielectric constant or to increase the area of the electrode.
특히 전극의 면적을 넓히기 위해서 핀 구조, 스택(stack) 구조 및 실린더형 구조등 전하저장 전극의 형태를 변형시켜 셀에서 캐패시터가 차지하는 면적을 증가시키지 않으면서 전극의 표면적을 넓히는 캐패시터의 구조가 많이 개발되고 있다.In particular, many capacitor structures are developed to increase the surface area of the electrode without increasing the area occupied by the capacitor in the cell by modifying the shape of the charge storage electrode such as a fin structure, a stack structure, and a cylindrical structure in order to increase the area of the electrode. It is becoming.
그러나, 이러한 표면적을 넓히는 구조들은 대개 캐패시터의 모양이 복잡하므로, 그 제조 공정 또한 복잡하고 주변 지역과의 단차를 유발시키는 등의 한계를 지니고 있다.However, these structures having a large surface area usually have a complicated shape of the capacitor, and thus, the manufacturing process is also complicated and has limitations such as causing a step with the surrounding area.
본 발명은 복잡한 공정을 필요로 하는 3차원 구조의 캐패시터를 형성하지 않고도 단위 셀 정전용량을 증가시키는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which increase unit cell capacitance without forming a three-dimensional capacitor that requires a complicated process.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체 장치 제조 공정도.1A through 1E are diagrams illustrating a semiconductor device manufacturing process according to an embodiment of the present invention.
도 2는 본 발명의 다른 실시예에 적용되는 SOI 기판 상에 모스 트랜지스터가 형성된 단면도.2 is a cross-sectional view of a MOS transistor formed on the SOI substrate applied to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 제1 실리콘 기판11 : 소자 분리막10: first silicon substrate 11: device isolation film
12 : 게이트 산화막13 : 게이트 전극12 gate oxide film 13 gate electrode
14a,14c : 소오스14b,14d : 드레인14a, 14c: source 14b, 14d: drain
15,17,19,21 : 층간 절연막16,22 : 캐패시터15, 17, 19, 21: interlayer insulating film 16, 22: capacitor
18 : 제2 실리콘 기판20 : 비트라인18: second silicon substrate 20: bit line
상기 목적을 달성하기 위하여 본 발명의 반도체 장치는 반도체 기판; 상기 반도체 기판 상에 배치되되, 그 내부에 제1 셀의 모스 트랜지스터에 콘택되는 제1 캐패시터가 배치된 제1 층간 절연막; 상기 제1 층간 절연막 상부에 배치되어 상기 제1 캐패시터에 콘택된 제1 셀의 모스 트랜지스터; 소자 분리막을 통해 상기 제1 셀의 모스 트랜지스터와 절연되어 인접하는 제2 셀의 모스 트랜지스터; 및 상기 모스 트랜지스터 및 소자 분리막 상부에 배치되되, 그 내부에 제2 셀의 모스 트랜지스터에 콘택된 제2 캐패시터가 배치된 제2 층간 절연막을 포함하여 이루어진을 포함하여 이루어진다.In order to achieve the above object, the semiconductor device of the present invention comprises a semiconductor substrate; A first interlayer insulating layer disposed on the semiconductor substrate and having a first capacitor disposed therein contacting the MOS transistor of the first cell; A MOS transistor of a first cell disposed on the first interlayer insulating layer and in contact with the first capacitor; A MOS transistor of a second cell adjacent to and insulated from the MOS transistor of the first cell through an isolation layer; And a second interlayer insulating layer disposed on the MOS transistor and the device isolation layer, and including a second interlayer insulating layer disposed therein, the second capacitor contacting the MOS transistor of the second cell.
또한, 본 발명의 반도체 장치 제조방법은 제1 반도체 기판 상에 제1 셀의 모스 트랜지스터 및 상기 제1 셀의 모스 트랜지스터와 소자 분리막을 통해 절연되어 인접하는 제2 셀의 모스 트랜지스터를 형성하는 단계; 전체구조 상부에 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막을 관통하여 상기 제1 셀의 모스 트랜지스터에 콘택되는 제1 캐패시터를 형성하는 단계; 전체구조 상부에 평탄화된 제2 층간 절연막을 형성하고 그 상부에 제2 반도체 기판을 접착하는 단계; 상기 제1 반도체 기판을 연마하는 단계; 전체구조 상부에 제3 층간 절연막을 형성하는 단계; 및 상기 제3 층간 절연막을 관통하여 상기 제2 셀의 모스 트랜지스터와 콘택되는 제2 캐패시터를 형성하는 단계를 포함하여 이루어진다.In addition, the semiconductor device manufacturing method of the present invention comprises the steps of forming a MOS transistor of the second cell adjacent to the MOS transistor of the first cell and the MOS transistor of the first cell and the isolation layer of the first cell on the first semiconductor substrate; Forming a first interlayer insulating film on the entire structure; Forming a first capacitor penetrating the first interlayer insulating layer and contacting the MOS transistor of the first cell; Forming a planarized second interlayer insulating film over the entire structure and adhering a second semiconductor substrate thereon; Polishing the first semiconductor substrate; Forming a third interlayer insulating film over the entire structure; And forming a second capacitor penetrating the third interlayer insulating layer and in contact with the MOS transistor of the second cell.
이하 첨부된 도면 도 1a 내지 도 1e를 참조하여 본 발명의 일실시예를 상술한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
우선 도 1a에 도시된 바와 같이 제1 실리콘 기판(10) 상에 소자 분리막(11), 게이트 산화막(12) 및 게이트 전극(13) 그리고 소오스/드레인(14a,14b)을 차례로 형성한 다음, 전체구조 상부에 소정의 층간 절연막(15)을 형성하고, 이를 선택적 식각하여 소오스(14a)를 노출시키는 콘택홀을 형성한다. 계속하여 노출된 소오스(14a)에 콘택되는 전하저장 전극/유전막/플레이트 전극이 적층되어 구성된 캐패시터(16)을 형성한다. 이때, 캐패시터(16)는 셀마다 형성하지 않고 한 셀 건너 하나의 소오스(14a)에 형성한다. 미설명 도면 부호 14b, 14d는 드레인, 14c는 캐패시터가 콘택되지 않은 소오스를 각각 나타낸 것이다.First, as shown in FIG. 1A, the device isolation layer 11, the gate oxide layer 12, the gate electrode 13, and the source / drain 14a and 14b are sequentially formed on the first silicon substrate 10. A predetermined interlayer insulating film 15 is formed on the structure and selectively etched to form a contact hole exposing the source 14a. Subsequently, a charge storage electrode / dielectric film / plate electrode contacted with the exposed source 14a is stacked to form a capacitor 16 configured. At this time, the capacitor 16 is not formed in each cell, but is formed in one source 14a across one cell. Unexplained reference numerals 14b and 14d denote drains and 14c denote sources in which no capacitors are contacted.
이어서 도 1b에 도시된 바와 같이 전체구조 상부에 층간 절연막(17)을 형성하고, 화학적·기계적 연마(CMP) 방식 등을 사용하여 평탄화를 이룬 다음, 제2 실리콘 기판(18)을 부착한다. 제2 실리콘 기판(18)은 후속 공정시 지지대로 사용되도록 한다.Subsequently, as shown in FIG. 1B, an interlayer insulating layer 17 is formed on the entire structure, and planarized using a chemical mechanical polishing (CMP) method or the like, and then a second silicon substrate 18 is attached. The second silicon substrate 18 is intended to be used as a support during subsequent processing.
계속하여 도 1c에 도시된 바와 같이 전체구조를 뒤집어 모스 트랜지스터가 형성된 제1 실리콘 기판(10)이 상부에 위치하도록 한 다음, 소자 분리막(11)이 드러나도록 CMP 방식을 사용하여 연마한다.Subsequently, as shown in FIG. 1C, the entire structure is inverted so that the first silicon substrate 10 having the MOS transistor is positioned thereon, and then polished by using the CMP method so that the device isolation layer 11 is exposed.
다음으로 도 1d에 도시된 바와 같이 전체구조 상부에 소정의 층간 절연막(19)을 형성하고, 이를 선택적 식각하여 드레인(14b,14d)을 노출시키는 콘택홀을 형성한 다음, 전체구조 상부에 전도막 증착 및 사진 식각 공정을 통해 비트라인(20)을 형성한다. 이때, 비트라인(20)은 캐패시터(16) 형성시와 달리 모든 드레인(14b,14d)에 콘택되도록 형성한다.Next, as shown in FIG. 1D, a predetermined interlayer insulating film 19 is formed on the entire structure, and selectively etched to form a contact hole exposing the drains 14b and 14d, and then a conductive film on the whole structure. The bit line 20 is formed through a deposition and photolithography process. At this time, the bit line 20 is formed to be in contact with all the drains 14b and 14d, unlike when the capacitor 16 is formed.
끝으로 도 1e에 도시된 바와 같이 전체구조 상부에 소정의 층간 절연막(21)을 형성하고, 이를 선택적 식각하여 소오스(14c)를 노출시키는 콘택홀을 형성한 다음, 소오스(14c)에 콘택되는 캐패시터(22)를 형성한다. 이때, 캐패시터(22) 역시 한 셀 건너 하나씩 형성되어 넓은 표면적을 확보할 수 있다.Finally, as shown in FIG. 1E, a predetermined interlayer insulating film 21 is formed on the entire structure, and selectively etched to form a contact hole exposing the source 14c, and then a capacitor contacted to the source 14c. To form (22). At this time, the capacitors 22 are also formed one by one across the cell to ensure a large surface area.
도시된 바와 같이 층간 절연막(15,17)에 의해 제2 실리콘 기판(18)과 활성 영역이 완전히 격리된 구조가 형성된다.As shown, a structure in which the second silicon substrate 18 and the active region are completely isolated by the interlayer insulating layers 15 and 17 is formed.
첨부된 도면 도 2는 본 발명의 다른 실시예에 적용되는 SOI(Silicon On Silicon) 구조의 기판 상에 모스 트랜지스터가 형성된 상태를 나타낸 것으로, 도시된 바와 같이 실리콘 기판(30)과 상부 실리콘층(32) 사이에 매몰 산화막(31)이 존재하는 SOI 구조의 기판 상에 소자 분리막(33), 게이트 산화막(34) 및 게이트 전극(35) 그리고, 소오스/드레인(36a,36b,36c,36d)을 차례로 형성한다.2 is a view illustrating a MOS transistor formed on a substrate having a silicon on silicon (SOI) structure according to another embodiment of the present invention. As illustrated, the silicon substrate 30 and the upper silicon layer 32 are illustrated. Element isolation film 33, gate oxide film 34 and gate electrode 35, and source / drain 36a, 36b, 36c, and 36d on the SOI substrate having the buried oxide film 31 between Form.
계속하여 상기한 일실시예에 나타낸 공정을 같이 진행하는데, 본 발명의 다른 실시예에서는 상기한 도 1c에 도시된 CMP 공정시 매몰 산화막(31)까지만 실시하여 후속 층간 절연막 공정을 생략 또는 간략화할 수 있다.Subsequently, the process shown in the above embodiment is carried out together. In another embodiment of the present invention, only the buried oxide film 31 may be carried out during the CMP process illustrated in FIG. 1C to omit or simplify the subsequent interlayer insulation process. have.
본 발명의 다른 실시예에서도 인접 셀 간의 캐패시터 형성 방향이 아래 위로 서로 다르게 형성한다.In another embodiment of the present invention, the capacitor formation direction between adjacent cells is differently formed from top to bottom.
상기와 같은 실시예에 나타난 바와 같이 본 발명은 웨이퍼 접착 기술 및 CMP 공정을 통해 하나의 단위 셀과 인접하는 셀의 캐패시터를 반대 방향(아래/위)으로 형성함으로서 충분한 표면적을 확보(캐패시터가 인접하는 셀 상부에 오버랩되어 형성됨)하여 단위 셀 정전용량을 크게 증가시킬 수 있다.As shown in the above embodiment, the present invention secures sufficient surface area by forming capacitors of one unit cell and adjacent cells in opposite directions (down / up) through a wafer bonding technique and a CMP process. Overlapping the upper part of the cell) to increase the unit cell capacitance significantly.
또한, 본 발명에는 평판형, 스택형, 핀형 및 실린더형 캐패시터등 캐패시터의 구조에 구애 받지 않고 적용할 수 있다.In addition, the present invention can be applied regardless of the structure of a capacitor such as a flat plate, a stack, a pin, and a cylindrical capacitor.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
상기한 바와 같이 본 발명을 실시하면 단위 셀의 면적을 증가시키지 않고 단위 셀당 정전용량을 크게 증가시킬 수 있다. 또한 3차원적인 구조의 캐패시터를 제조하기 위한 복잡한 공정을 추가하지 않아 공정 단순화에 기여하는 효과가 있다.As described above, according to the present invention, the capacitance per unit cell can be greatly increased without increasing the area of the unit cell. In addition, it does not add a complicated process for manufacturing a three-dimensional capacitor to contribute to the process simplification.
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