KR19990004888A

KR19990004888A - Fabrication of Semiconductor Devices for Reducing Leakage Current in Most Transistors

Info

Publication number: KR19990004888A
Application number: KR1019970029048A
Authority: KR
Inventors: 이남영; 마숙락
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-25

Abstract

본 발명은 0.5㎛ 이하의 채널길이를 갖으면서, 낮은 임계전압을 유지하고, 누설전류의 발생을 억제할 수 있는 반도체 장치 제조 방법을 제공하고자 하는 것으로, 이를 위해 본 발명은 반도체 기판 상에 제1도전형 웰을 형성하는 단계; 상기 웰의 소정 깊이에 제1 도핑 영역 형성을 위하여, 제1 도전형 불순물을 제1 이온주입하는 단계; 상기 제1 도핑 영역보다는 낮은 깊이로 상기 웰 내에 제1 도전형 불순물을 제2 이온주입하는 단계; 문턱 전압 조절을 위한 채널 이온주입을 실시하는 단계; 및 상기 제1도전형 웰의 반도체 기판 상에 모스트랜지스터를 형성하는 단계를 포함하여 이루어진다.The present invention is to provide a method for manufacturing a semiconductor device that has a channel length of 0.5 μm or less, maintains a low threshold voltage and can suppress the occurrence of leakage current. Forming a conductive well; First implanting a first conductivity type impurity to form a first doped region at a predetermined depth of the well; Implanting a second ion implanted impurity into the well at a depth lower than that of the first doped region; Performing channel ion implantation for adjusting the threshold voltage; And forming a MOS transistor on the semiconductor substrate of the first conductive well.

Description

Manufacturing Method of Semiconductor Device for Reducing Leakage Current of Most Transistors

본 발명은 모스트랜지스터(MOSFET)의 누설전류 감소를 위한 반도체 장치 제조 방법에 관한 것으로, 특히 0.5㎛ 이하의 채널길이를 갖는 n-채널 모스트랜지스터의 누설전류 감소를 위한 반도체 장치 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device for reducing leakage current of a MOSFET, and more particularly to a method of manufacturing a semiconductor device for reducing leakage current of an n-channel morph transistor having a channel length of 0.5 μm or less.

반도체 장치의 집적도가 점차 증가함에 따라, 반도체 장치를 구성하는 한 소자인 모스트랜지스터의 채널(channel) 길이가 0.5㎛ 이하로 줄어들게 되었고, 이에 의해 펀치-쓰루(punch-through) 누설전류와 채널 표면을 통한 부임계(subthreshold) 누설전류가 크게 증가한다.As the degree of integration of semiconductor devices gradually increases, the channel length of the MOS transistor, which is a device constituting the semiconductor device, is reduced to 0.5 μm or less, thereby reducing the punch-through leakage current and the channel surface. Subthreshold leakage current greatly increases.

이러한, 펀치-쓰루(punch-through) 누설전류는 문턱전압 조절을 위한 이온주입과는 별도로 웰 지역의 일정 깊이에 도핑 농도를 증가시키기 위한 이온주입(통상적으로 deep implantation이라 함)으로 억제하고, 부임계(subthreshold) 누설전류는 채널 표면의 도핑 농도를 높여주어 억제할 수 있다.This punch-through leakage current is suppressed by ion implantation (commonly referred to as deep implantation) to increase the doping concentration at a predetermined depth in a well region, separate from ion implantation for threshold voltage regulation. The threshold leakage current can be suppressed by increasing the doping concentration of the channel surface.

그러나, 채널 표면의 도핑농도를 높여주면, 필연적으로 임계전압(threshold voltage, V_T)이 증가하게 되므로, 결국 낮은 임계전압을 유지하면서 낮은 누설전류를 갖는 모스트랜지스터를 제조하기 어렵다. 이러한 것은 도펀트(dopant)로서 P-타입 불순물인 보론(B)을 사용하는 n-채널 모스트랜지스터에서 더욱 두드러지게 나타난다.However, increasing the doping concentration of the channel surface, inevitably increases the threshold voltage (V _T ), it is difficult to manufacture a morph transistor having a low leakage current while maintaining a low threshold voltage. This is more prominent in n-channel morph transistors using boron (B), a P-type impurity, as a dopant.

본 발명은 0.5㎛ 이하의 채널길이를 갖으면서, 낮은 임계전압을 유지하고, 누설전류의 발생을 억제할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device manufacturing method capable of maintaining a low threshold voltage and suppressing the occurrence of leakage current while having a channel length of 0.5 mu m or less.

도 1a 및 도 1b는 본 발명의 일실시예에 따른 반도체 장치 제조 공정도.1A and 1B are diagrams illustrating a manufacturing process of a semiconductor device in accordance with an embodiment of the present invention.

도 2 및 도 3은 본 실시예에 따른 실험 데이터.2 and 3 are experimental data according to the present embodiment.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 실리콘 기판 12 : 소자분리막11 silicon substrate 12 device isolation film

13 : 레지스트 패턴 14 : P-웰13: resist pattern 14: P-well

15 : 제1보론 도핑 영역 16 : 제2보론 도핑 영역15: first boron doped region 16: second boron doped region

상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은, 반도체 기판 상에 제1도전형 웰을 형성하는 단계; 상기 웰의 소정 깊이에 제1 도핑 영역 형성을 위하여, 제1 도전형 불순물을 제1 이온주입하는 단계; 상기 제1 도핑 영역보다는 낮은 깊이로 상기 웰 내에 제1 도전형 불순물을 제2 이온주입하는 단계; 문턱 전압 조절을 위한 채널 이온주입을 실시하는 단계; 및 상기 제1도전형 웰의 반도체 기판 상에 모스트랜지스터를 형성하는 단계를 포함하여 이루어진다.A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a first conductive well on a semiconductor substrate; First implanting a first conductivity type impurity to form a first doped region at a predetermined depth of the well; Implanting a second ion implanted impurity into the well at a depth lower than that of the first doped region; Performing channel ion implantation for adjusting the threshold voltage; And forming a MOS transistor on the semiconductor substrate of the first conductive well.

도 1a 및 도 1b는 본 발명의 일실시예에 따른 반도체 장치 제조 공정도로서, 이를 통해 본 발명의 일실시예를 상세히 설명한다.1A and 1B are diagrams illustrating a process of manufacturing a semiconductor device according to an embodiment of the present invention.

먼저, 도 1a는 실리콘 기판(11) 상에 소자분리막(12)을 형성하고, P-웰 마스크인 레지스트 패턴(13)을 형성한 다음, P-웰(14) 형성을 위한 보론(B) 이온주입을 실시한다.First, FIG. 1A illustrates forming a device isolation film 12 on a silicon substrate 11, forming a resist pattern 13, which is a P-well mask, and then forming boron (B) ions for forming the P-well 14. Carry out the injection.

이어서, 도 1b는 P-웰(14)에 다시 P-타입 불순물인 보론(B) 이온주입을 2회 실시하여, 소정 깊이에 제1 도핑 영역(16)과 제1 도핑 영역보다 상대적으로 깊이가 낮은 제2 도핑 영역(15)을 각각 형성한다. 이온주입 깊이는 이온주입 에너지 조절에 의해 가능한데, 제1 도핑 영역 및 제2 도핑 영역(15) 각각 20KeV 내지 120KeV의 에너지와 1E11 내지 1E14/cm²의 도즈(dose) 량으로 이온주입을 실시하되, 제2 도핑 영역(15)을 형성하기 위한 이온주입은 제1 도핑 영역(16)을 형성하기 위한 이온주입시 보다 상대적으로 적은 에너지로 실시하여, 보다 낮은 깊이를 갖도록 한다.Subsequently, in FIG. 1B, the boron (B) ion implantation, which is a P-type impurity, is again applied to the P-well 14 so that the first doped region 16 and the first doped region are relatively deep at a predetermined depth. Lower second doped regions 15 are formed respectively. The ion implantation depth can be controlled by ion implantation energy, and the ion implantation is performed at a dose of 20KeV to 120KeV and dose of 1E11 to 1E14 / cm ² , respectively, for the first and second doped regions 15, Ion implantation for forming the second doped region 15 is performed with relatively less energy than ion implantation for forming the first doped region 16 to have a lower depth.

이어서, 임계전압 조절을 위한 채널 이온주입을 실시한다. 도면에서는 채널 이온주입에 대한 것은 나타내지 않았다.Subsequently, channel ion implantation is performed to adjust the threshold voltage. In the figure, channel ion implantation is not shown.

도 2는 채널 깊이에 따른 도핑 프로파일을 나타내는 실험 데이터이고, 도 3은 채널길이에 따른 누설전류량을 나타내는 실험 데이터로서, 도면에서, 영역 1 (region1)은 게이트에 0(zero) 바이어스를 가했을 때의 공핍(depletion) 영역이고 영역 2 (region2)는 그 이후에서부터 게이트에 임계전압(∼0.8V) 바이어스를 가했을 때의 공핍영역이다. 샘플 1 (sample1)은 종래의 단일 이온주입(single step deep implantation)에 의한 도핑 프로파일이고, 샘플 2 (sample2)는 본 발명에서 제안하는 더블 이온주입(double step deep implantation)에 의한 도핑 프로파일이다.FIG. 2 is experimental data showing a doping profile according to channel depth, and FIG. 3 is experimental data showing an amount of leakage current according to channel length. In the drawing, region 1 shows a region when a zero bias is applied to a gate. The depletion region and region 2 is a depletion region when the threshold voltage (˜0.8 V) is biased to the gate thereafter. Sample 1 (sample1) is a doping profile by conventional single step deep implantation (single step deep implantation), sample 2 (sample2) is a doping profile by double step deep implantation proposed in the present invention.

도 2를 참조하면, 영역 1에서는 종래 및 본 발명 모두 도핑 레벨(doping level)이 비슷하여, 부임계 누설전류(subthreshold leakage)는 비슷한 수준을 유지하지만, 게이트에 바이어스가 가해지면서 공핍이 확장되는 영역 2'에서는 본 실시예(샘플 2)의 도핑 레벨이 종래보다 더 낮으므로, 본 실시예 '샘플 1의 임계전압 값이 약 0.806V이고 종래 샘플 2의 임계전압 값이 약 0.830V로 나타나서, 본 실시예가 보다 더 낮은 것으로 나타났다.Referring to FIG. 2, in the region 1, both the conventional and the present invention have similar doping levels, so that the subthreshold leakage is maintained at a similar level, but the depletion expands as a bias is applied to the gate. 2 ', the doping level of this embodiment (Sample 2) is lower than that of the prior art, so the threshold voltage value of Sample 1 of this embodiment is about 0.806V and the threshold voltage value of the conventional sample 2 is about 0.830V. The example was found to be lower.

만약, 영역 1의 도핑 레벨을 더 높이고, 영역 2의 도핑레벨을 더 낮추면 같은 임계전압 수준에서 더 낮은 누설전류를 갖는 n-채널 모스트랜지스터의 제작이 가능하다. 이러한, 도핑 프로파일의 형성은 본 발명에서 제안하는 더블 이온주입에 의해 가능하다.If the doping level of the region 1 is higher and the doping level of the region 2 is further lowered, it is possible to fabricate an n-channel morph transistor having a lower leakage current at the same threshold voltage level. Such a doping profile can be formed by the double ion implantation proposed in the present invention.

이상에서 설명한 바와같이, n-채널 모스트랜지스터의 게이트에 0(zero) 바이어스를 가했을 때의 채널 공핍 영역내의 도핑농도를 높여주고, 그 영역 밖의 도핑농도를 낮추면, 낮은 문턱 전압을 유지하면서 누설전류를 줄일 수 있는데, 본 발명에서는 다단계의 이온주입을 수행하여 그러한 도핑 프로파일을 얻는 것이다.As described above, when the zero bias is applied to the gate of the n-channel MOS transistor, the doping concentration in the channel depletion region is increased, and the doping concentration outside the region is decreased, so that the leakage current is maintained while maintaining the low threshold voltage. In the present invention, the doping profile is obtained by performing a multistage ion implantation.

본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention is not limited to the above-described embodiments and the accompanying drawings, and various permutations, modifications, and changes can be made without departing from the spirit of the present invention. It will be clear to those who have it.

본 발명은 낮은 임계전압을 갖고, 적은 누설전류를 유지하는 0.5㎛ 이하의, 모스트랜지스터의 제작이 가능하여, 전력소모를 낮추고 작동 전류(ON current) 값도 높은, 효율적인 모스트랜지스터를 제조 할 수 있으며, 특히 SRAM의 경우에는 n-채널 모스트랜지스터의 누설전류가 낮을수록 정보를 유지할 수 있는 능력을 높여줄 수 있기 때문에, 본 발명을 SRAM 제조에 적용할 경우 안정적 제품을 만들 수 있다는 큰 효과를 가져오게 된다.According to the present invention, it is possible to fabricate a MOS transistor having a low threshold voltage and maintain a low leakage current of 0.5 μm or less, thereby manufacturing an efficient MOS transistor with low power consumption and a high ON current value. In particular, in the case of SRAM, since the lower the leakage current of the n-channel MOS transistor, the ability to maintain information can be improved. Therefore, when the present invention is applied to SRAM manufacturing, a stable product can be produced. do.

Claims

Forming a first conductive well in the semiconductor substrate;

First implanting a first conductivity type impurity to form a first doped region at a predetermined depth of the well;

Implanting a second ion implanted impurity into the well at a depth lower than that of the first doped region;

Performing channel ion implantation for adjusting the threshold voltage; And

Forming a MOS transistor on the semiconductor substrate of the first conductive well

A semiconductor device manufacturing method comprising a.

The method of claim 1,

The first ion implantation and the second ion implantation are each performed in an energy of 20KeV to 120KeV and the dose amount of 1E11 to 1E14 / cm ² .

The method of claim 1,

And wherein the first conductive type is a P-type to form the MOS transistor as an N-channel MOS transistor.

The method of claim 3,

And the first conductivity type impurities of the first and second ion implantations are boron (B).