KR19990004501A - FIR filter with asymmetric frequency response - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

비대칭 주파수 응답 특성을 갖는 FIR 필터FIR filter with asymmetric frequency response

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

곱셈기 사용을 줄임으로써 칩의 크기 감소Reduced chip size by reducing the use of multipliers

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

필터의 데이터 클럭인 제1클럭(clk)과 이 제1클럭의 2배 속도를 갖는 제2클럭(clk2)을 사용하여 상기 제1클럭(clk)의 1.5클럭 기간동안 필터 기능을 수행하도록 하는 제어신호를 발생하는 제어신호발생부(100)와; 이 제어신호발생부(100)의 제어신호 출력단에 접속되어, 상기 제어신호발생부(100)에서 인가되는 제어신호에 따라 필터에 인가되는 데이터를 시분할하여 입력받아, 곱셈기의 동작을 시분할하여 동작시킴으로써 필터 기능을 수행하는 필터연산부(200)로 구성된다.Control to perform a filter function for 1.5 clock periods of the first clock (clk) by using the first clock (clk), which is the data clock of the filter, and the second clock (clk2) having twice the speed of the first clock. A control signal generator 100 for generating a signal; It is connected to the control signal output terminal of the control signal generator 100, time-divisionally inputs the data applied to the filter according to the control signal applied from the control signal generator 100, and time-divisions the operation of the multiplier. It is composed of a filter calculation unit 200 for performing a filter function.

4. 발명의 중요한 용도4. Important uses of the invention

통신신호분야 및, 영상신호처리분야Communication signal field and image signal processing field

Description

비대칭 주파수 응답 특성을 갖는 FIR 필터FIR filter with asymmetric frequency response

본 발명은 입력되는 영상 및 기타의 신호 위상을 90°천이(90°PHASE SHIFT)시켜 출력하는 FIR 필터(FILTER)에 관한 것으로, 특히, 필터 탭(TAP) 수의 1/4개에 해당하는 곱셈기(MULTIPLIER)만을 사용하여 필터를 구성하므로 인해, 회로를 간단히 함과 동시에 칩(CHIP)의 크기를 줄이기 위한 것이다.The present invention relates to a FIR filter for outputting a 90 ° phase shift of an input image and other signal phases, and in particular, a multiplier corresponding to a quarter of the number of filter taps. Since the filter is constructed using only (MULTIPLIER), it is to simplify the circuit and reduce the size of the chip.

주지하다시피, 모든 필터의 기본 구조는 각 알고리즘(ALGORITHM)으로 추출한 탭의 계수값 및 이 탭의 수에 의해 결정된다. 따라서, 상기 탭의 계수값 및 탭의 수가 결정되면 비대칭 구조를 갖는 FIR 필터를 구현할 수 있다.As is well known, the basic structure of all filters is determined by the coefficient values of the taps extracted by each algorithm (ALGORITHM) and the number of taps. Therefore, when the coefficient value of the tap and the number of taps are determined, an FIR filter having an asymmetric structure can be implemented.

아래의 식 [1]은 필터의 탭 수와 탭 계수간의 관계를 나타낸 것이다.Equation [1] below shows the relationship between the number of taps and the tap coefficient of a filter.

K = (M + 1)/2, M이 홀수일 때K = (M + 1) / 2, when M is odd

K = M/2, M이 짝수일 때 ……………………………………[1]When K = M / 2, M is even... … … … … … … … … … … … … … [One]

여기서, M은 탭의 수를 나타낸 것이며, K는 탭 계수의 수를 나타낸 것이다.Here, M represents the number of taps, and K represents the number of tap coefficients.

예를 들어, 탭 수가 31개인 비대칭 주파수 응답을 갖는 FIR 필터의 경우 탭계수의 수는 (31 + 1)/2 = 16개가 되며, 이를 필터에 입력하면 원하는 값을 얻을 수 있다.For example, in the case of an FIR filter with an asymmetric frequency response with 31 taps, the number of tap coefficients is (31 + 1) / 2 = 16, which can be obtained by entering the filter.

그러나, 상기와 같은 종래의 FIR 필터는, 탭수에 해당하는 만큼의 연산을 수행하므로 인해, 탭의 갯수와 동일한 갯수의 곱셈기가 필요하여 필터의 크기가 상기 탭 수에 비례하여 커져야 한다는 문제점이 있었다.However, the conventional FIR filter as described above has a problem in that a multiplier having the same number as the number of taps is required because the calculation corresponds to the number of taps, so that the size of the filter should be increased in proportion to the number of taps.

다시말해, 집적회로를 이루는 칩의 크기를 가장 크게 좌우하는 요소는 곱셈기인데, 이 곱셈기의 숫자가 탭의 수에 비례하여 증가하므로 인해, 칩의 크기를 용이하게 줄일 수 없다는 문제점이 있었다.In other words, the factor that most dictates the size of the chip constituting the integrated circuit is a multiplier. Since the number of the multiplier increases in proportion to the number of taps, there is a problem that the size of the chip cannot be easily reduced.

본 발명의 목적은, 상기와 같은 종래의 문제점을 해소하기 위한 것으로, 특히, 필터의 데이터 클럭과, 상기 데이터 클럭 보다 2배 빠른 클럭을 사용하여 소정의 제어신호를 생성한 후, 상기 제어신호를 이용하여 곱셈기에 인가되는 데이터를 시분할적으로 선택하여 곱셈기에 인가시켜 곱셈 동작을 수행하므로 인해, 종래의 FIR 필터를 이루는 곱셈기 숫자의 1/4에 해당하는 곱셈기를 사용하여 FIR 필터를 구성할 수 있어, 칩의 크기를 감소시키고, 생산원가를 절감하며, 제조공정을 줄일 수 있는 비대칭 주파수 응답 특성을 갖는 FIR 필터를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the conventional problems as described above. Particularly, after generating a predetermined control signal using a data clock of a filter and a clock twice as fast as the data clock, the control signal is generated. Since the data applied to the multiplier is time-selected and applied to the multiplier to perform a multiplication operation, the FIR filter can be configured using a multiplier corresponding to 1/4 of the multiplier constituting the conventional FIR filter. In addition, the present invention provides an FIR filter having an asymmetric frequency response that can reduce chip size, reduce production costs, and reduce manufacturing processes.

상기와 같은 목적을 달성하기 위하여 본 발명 비대칭 주파수 응답 특성을 갖는 FIR 필터는, 필터의 데이터 클럭인 제1클럭과 이 제l클럭의 2배 속도를 갖는 제2클럭을 사용하여 상기 제1클럭의 1.5클럭 기간동안 필터 기능을 수행하도록 하는 제어신호를 발생하는 제어신호발생부와; 이 제어신호발생부의 제어신호 출력단에 접속되어, 상기 제어신호발생부에서 인가되는 제어신호에 따라 필터에 인가되는 데이터를 시분할하여 입력받아, 곱셈기의 동작을 시분할하여 동작시킴으로써 필터 기능을 수행하는 필터연산부를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.In order to achieve the above object, the FIR filter having the asymmetric frequency response characteristic of the present invention uses a first clock which is a data clock of the filter and a second clock having twice the speed of the first clock. A control signal generator for generating a control signal for performing a filter function for a 1.5 clock period; A filter operation unit connected to the control signal output terminal of the control signal generator, time-division-inputs data applied to the filter according to a control signal applied from the control signal generator, and performs a filter function by time-dividing the operation of the multiplier. It is configured to include a feature of the technical configuration.

또한, 상기 제어신호발생부는,In addition, the control signal generator,

제1D플립플롭(DELAY FLIP FLOP)과;A 1D flip flop (DELAY FLIP FLOP);

제2D플립플롭과;2D flip-flop;

제3D플립플롭과;A 3D flip-flop;

제4D플립플롭과;A 4D flip-flop;

제1인버터(INVERTER)와;A first inverter (INVERTER);

제2인버터와;A second inverter;

제3인버터로 구성되어,Consisting of a third inverter,

필터의 데이터 클럭인 제1클럭을 상기 제1D플립플롭의 데이터입력단자에 접속하고, 상기 제1클럭의 2배속을 갖는 제2클럭을 상기 제2인버터와 제3인버터의 입력단자에 접속하고, 상기 제1D플립플롭의 출력단자를 상기 제2D플롭플롭의 데이터입력단자에 접속하고, 상기 제2D플립플롭의 출력단자를 상기 제3D플롭플롭의 데이터입력단자에 접속하고, 상기 제3D플립플롭의 출력단자를 상기 제4D플롭플롭의 데이터입력단자에 접속하고, 상기 제2인버터의 출력단자를 상기 제1D플립플롭과 제3D플립플롭의 클럭인가 단자에 접속하고, 상기 제2클럭을 상기 제2D플립플롭의 클럭인가단자에 접속하여, 상기 제1인버터의 출력값을, 필터링 할 데이터의 곱셈기 입력을 위한 제어신호인 제1입력제어신호로 사용하고, 상기 제3인버터의 출력값을, 필터링 할 데이터의 곱셈기 입력을 위한 제어신호인 제2입력제어신호로 사용하고, 상기 제1D플립플롭의 출력값을, 곱셈기의 연산결과를 소정의 기억장소에 시분할하여 저장시키기 위한 제1시분할제어신호로 사용하고, 상기 제2D플립플롭의 출력값을, 곱셈기의 연산결과를 소정의 기억장소에 시분할하여 저장시키기 위한 제2시분할제어신호로 사용하고, 상기 제3D플립플롭의 출력값을, 곱셉기의 연산결과를 소정의 기억장소에 시분할하여 저장시키기 위한 제3시분할제어신호로 사용하고, 상기 제4D플립폴롭의 출력값을, 곱셈기의 연산결과를 소정의 기억장소에 시분할하여 저장시키기 위한 제4시분할제어신호로 사용함을 그 기술적 구성상의 특징으로 한다.A first clock, which is a data clock of a filter, is connected to a data input terminal of the first D flip-flop, a second clock having a double speed of the first clock is connected to input terminals of the second and third inverters, The output terminal of the first D flip flop is connected to the data input terminal of the second D flop flop, the output terminal of the second D flip flop is connected to the data input terminal of the third D flop flop, An output terminal is connected to the data input terminal of the 4D flop flop, an output terminal of the second inverter is connected to a clock application terminal of the 1D flip flop and the 3D flip flop, and the second clock is connected to the 2D It is connected to the clock application terminal of the flip-flop, and the output value of the first inverter is used as the first input control signal which is a control signal for the multiplier input of the data to be filtered, and the output value of the third inverter is used for the data to be filtered. multiplication It is used as a second input control signal which is a control signal for input, and the output value of the 1D flip-flop is used as a first time division control signal for time division and storing a multiplier's calculation result in a predetermined storage location. The output value of the 2D flip-flop is used as a second time division control signal for time division and storing the multiplier's calculation result in a predetermined storage location, and the output value of the 3D flip-flop is used as the output result of the multiplier. And a third time division control signal for time division and storing, and an output value of the 4D flip-flop as a fourth time division control signal for time division and storing a multiplier's calculation result in a predetermined storage location. Features of the jacket.

또한, 상기 필터연산부는, 다수개의 쉬프트레지스터(SHIFT REGISTER)로 이루어져 필터링할 데이터를 제1클럭에 의해 쉬프트시키는 쉬프트레지스터부와; 상기 쉬프트레지스터부의 신호 출력단에 접속되고, 다수개의 멀티플렉서(MULTIPLEXER)로 이루어지며, 필터링 할 데이터의 곱셈기 입력을 제어하는 제어신호에 의해 동작되어, 상기 쉬프트레지스터부에서 인가된 데이터를 선택하여 출력하는 제1멀티플렉서부와; 필터의 탭 계수를 발생하는 탭계수발생부와;상기 제1멀티플렉서부와 탭계수 발생부의 신호 출력단에 접속되어, 상기 제1멀티플렉서부와 탭계수발생부에서 인가되는 신호를 곱셈 연산하는 곱셈기부와;다수개의 D플립플롭으로 이루어지며, 상기 곱셈기부의 신호 출력단에 접속되어, 제2클럭과 상기 제2클럭의 반전신호에 의해 상기 곱셈기부의 출력값을 저장하는 제1D플립플롭부와; 상기 제1D플립플롭부의 신호 출력단에 접속된 다수개의 멀티플렉서로 이루어지며, 필터링 할 데이터의 곱셈기 입력을 제어하는 제어신호에 의해 동작되어, 상기 쉬프트레지스터부에서 인가된 데이터를 선택하여 출력하는 제2멀티플렉서부와;상기 제2멀티플렉서부의 신호출력단에 접속되며, 다수 단으로 배열된 다수개의 덧셈기로 이루어져, 상기 제2멀티플렉서부에서 인가되는 값을 가산하는 제1덧셈기부와: 상기 제1덧셈기부의 출력단에 접속된 다수개의 D플립플롭으로 이루어져, 상기 제1덧셈기에서 출력되는 곱셈 연산결과를 소정의 제어신호에 의해 시분할하여 저장하는 제2D플립플롭부와; 상기 제2D 플립플롭부의 신호출력단에 접속되며, 다수 단으로 배열된 다수개의 덧셈기로 이루어져, 상기 제2D플립플롭부에서 인가되는 값을 가산하는 제2덧셈기부를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.The filter operation unit may include a shift register unit configured of a plurality of shift registers to shift data to be filtered by a first clock; A multiplexer (MULTIPLEXER) connected to the signal output terminal of the shift register unit and operated by a control signal for controlling a multiplier input of the data to be filtered to select and output data applied from the shift register unit; 1 multiplexer section; A tap coefficient generator for generating tap coefficients of a filter; a multiplier portion connected to signal outputs of the first multiplexer portion and the tap coefficient generator, and multiplying the signals applied by the first multiplexer portion and the tap coefficient generator; A first D flip-flop unit comprising a plurality of D flip-flops and connected to a signal output terminal of the multiplier unit to store an output value of the multiplier unit by a second clock and an inverted signal of the second clock; A second multiplexer comprising a plurality of multiplexers connected to the signal output terminal of the first D flip-flop unit and operated by a control signal for controlling a multiplier input of the data to be filtered, thereby selecting and outputting data applied from the shift register unit. A first adder unit connected to a signal output terminal of the second multiplexer unit and configured with a plurality of adders arranged in a plurality of stages to add a value applied from the second multiplexer unit; an output terminal of the first adder unit; A second D flip-flop unit comprising: a plurality of D flip-flops connected to the second time flip-flop unit for time division and storing the multiplication operation result output from the first adder by a predetermined control signal; Technical features of the technical construction comprising: a second adder unit connected to the signal output terminal of the 2D flip-flop unit and including a plurality of adders arranged in a plurality of stages, and which adds a value applied from the 2D flip-flop unit; It is done.

이러한 본 발명 비대칭 주파수 응답 특성을 갖는 FIR 필터는, 특히, 제1클럭과, 제2클럭을 사용하여 소정의 제어신호를 생성한 후, 상기 제어신호를 이용하여 곱셈기에 인가되는 데이터를 시분할적으로 선택하여 곱셈기에 인가시켜 곱셈 동작을 수행하므로 인해, 종래의 FIR 필터를 이루는 곱셈기 숫자의 1/4에 해당하는 곱셈기를 사용하여 FIR 필터를 구성할 수 있게 되는 것으로, 이로 인해 회로소자 및 칩의 크기를 감소시킬 수 있게 되는 것이다.The FIR filter having the asymmetric frequency response characteristic of the present invention, in particular, generates a predetermined control signal using the first clock and the second clock, and then time-partitions the data applied to the multiplier using the control signal. By selecting and applying to the multiplier to perform a multiplication operation, it is possible to configure the FIR filter using a multiplier corresponding to a quarter of the multiplier constituting the conventional FIR filter, which is the size of the circuit elements and chips Can be reduced.

도 1 은 본 발명 비대칭 주파수 응답 특성을 갖는 FIR 필터의 구성을 나타낸 블럭도,1 is a block diagram showing the configuration of a FIR filter having an asymmetric frequency response of the present invention;

도 2 는 본 발명 비대칭 주파수 응답 특성을 갖는 FIR 필터중 제어신호변환부의 구성을 나타낸 블럭도,2 is a block diagram showing a configuration of a control signal converter of an FIR filter having an asymmetric frequency response of the present invention;

도 3 은 본 발명 비대칭 주파수 응답 특성을 갖는 FIR 필터중 필터연산부의 구성을 나타낸 도면,3 is a view showing the configuration of the filter operation unit of the FIR filter having an asymmetric frequency response of the present invention;

도 4 는 본 발명 비대칭 주파수 응답 특성을 갖는 FIR 필터의 실시예에서 사용된 각 신호를 나타낸 타이밍도,4 is a timing diagram showing each signal used in the embodiment of the FIR filter having the asymmetric frequency response of the present invention;

도 5 는 본 발명 비대칭 주파수 응답 특성을 갖는 FIR 필터중 탭계수발생부의 구성을 나타낸 회로구성도.5 is a circuit diagram showing the configuration of the tap coefficient generator in the FIR filter having an asymmetric frequency response of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

100:제어신호발생부 200:필터연산부100: control signal generator 200: filter operation unit

101:제1D플립플롭 102:제2D플립플롭101: 1D flip flop 102: 2D flip flop

103:제3D플립플롭 104:제4D플립플롭103: 3D flip flop 104: 4D flip flop

105:제1인버터 106:제2인버터105: first inverter 106: second inverter

107:제3인버터 200:필터연산부107: third inverter 200: filter operation unit

201:쉬프트레자스터부 202:제1멀티플렉서부201: shift leather part 202: first multiplexer part

203:탭계수발생부 204:제1곱셈기부203: Tap coefficient generator 204: First multiplier

205:제1D플립플롭부 206:제2멀티플렉서부205: 1st flip-flop part 206: 2nd multiplexer part

207:제1곱셈기부 208:제 2D플립플롭부207: first multiplier 208: second 2D flip flop

209:제2덧셈기부209: Second addition donor

이하, 상기와 같이 구성된 본 발명 비대칭 주파수 응답 특성을 갖는 FIR 필터의 기술적 사상에 따른 실시예를 들어 첨부된 도면에 의거 그 동작 및 작용 효과를 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings for an embodiment according to the technical idea of the FIR filter having an asymmetric frequency response characteristic of the present invention configured as described above in detail as follows.

실시예Example

먼저, 도1과 도2에서 도시되는 바와 같이, 필터의 데이터 클럭인 제1클럭(clk)을 제1D플립플롭(101)의 데이터입력단자(Dl)와 제1인버터(105)의 입력단자에 접속하고, 상기 제1클럭(clk)의 2배속을 찾는 제2클럭(clk2)을 제2인버터(106)와 제3인버터(107)의 입력단자에 접속하고, 상기 제1D플립플롭(101)의 출력단자를 제2D폴롭플롭(102)의 데이터입력단자(D2)에 접속하고, 상기 제2D플립플롭(102)의 출력단자를 제3D플롭플롭(102)의 데이터입력탁자(D3)에 접속하고, 상기 제3D플립플롭(103)의 출력단자를 제4D플롭플롭(104)의 데이터입력단자(D4)에 접속하고, 상기 제2인버터(106)의 출력단자를 상기 제1D플립플롭(101)과 제3D플립플롭(103)의 클럭인가단자(cp1,cp3)에 접속하고, 상기 제2클력(clk2)을 상기 제2D플립플롭(102)의 클럭인가단자(cp2)에 접속하여 제어부(100)를 구성한 후, 상기 제1인버터(105)의 출력을 제1입력제어신호(mux_sel0)로 사용하고, 상기 제3인버터(107)의 출력을 제2입력제어신호(mux_sel1)로 사용하고, 상기 제1D플립플롭(101)의 출력을 제1시분할제어신호(dff_enl)로 사용하고, 상기 제2D플립플롭(102)의 출력을 제2시분할제어신호(dff_en2)로 사용하고, 상기 제3D플립플롭(103)의 출력을 제3시분할제어신호(dff_en3)로 사용하고, 상기 제4D플립플롭(101)의 출력을 제4시분할제어신호(dff_en4)로 사용하여 제어신호발생부(100)를 구성한다.First, as shown in Figs. 1 and 2, the first clock clk, which is the data clock of the filter, is connected to the data input terminal Dl and the input terminal of the first inverter 105 of the first D flip-flop 101. And a second clock clk2 that finds a double speed of the first clock clk to an input terminal of the second inverter 106 and the third inverter 107, and the first D flip-flop 101. Is connected to the data input terminal D2 of the 2D flop flop 102 and the output terminal of the 2D flip flop 102 is connected to the data input table D3 of the 3D flop flop 102. The output terminal of the 3D flip-flop 103 is connected to the data input terminal D4 of the 4D flop flop 104, and the output terminal of the second inverter 106 is the first D flip-flop 101. ) And the clock application terminals cp1 and cp3 of the 3D flip-flop 103, and the second clock force clk2 to the clock application terminal cp2 of the second D flip-flop 102. 100), the first person The output of the first input control signal mux_sel0 and the output of the third inverter 107 as the second input control signal mux_sel1, and the output of the first D flip-flop 101 An output is used as a first time division control signal dff_enl, an output of the second D flip-flop 102 is used as a second time division control signal dff_en2, and an output of the third D flip flop 103 is used as a third. The control signal generator 100 is configured by using the time division control signal dff_en3 and using the output of the fourth D flip-flop 101 as the fourth time division control signal dff_en4.

또한, 도3에서 도시되는 바와 같이, 쉬프트레지스터부(201)에 필터링 할 데이터가 상기 제1클럭(c1k)에 의해 입력되도록 접속하고, 상기 쉬프트레자스터부(210)의 신호 출력단에 제1멀티플렉서부(202)를 접속하어 제1입력제어신호(mux_del0)와 제2입력제어신호(mux_del1)에 의해 동작하도록 접속하고, 상기 제1입력제어신호(mux_del0)와 제2입력제어신호(mtlx_del1)에 의해 동작하도록 탭계수발생부(203)를 접속하고, 상기 제1멀티플렉서부(201)와 탭계수발생부(203)의 신호 출력단과 제1D플립플롭부(205) 사이에 곱셈기부(204)를 접속하고, 상기 제1D플립플롭부(205)와 제1곱셈기부(207) 사이에 제2멀티플렉서부(206)를 접속하여, 제2클럭(clk2)과 제1입력제어신호(mux_sel1)에 동작하도록 하고, 제1시분할제어신호(dff_en1) 내지 제4시분할제어신호(dff_en4)에 동작하는 제2D플립플롭부(208)와 제2덧셈기부(209)를 상기 제1덧셈기부(207)의 출력단에 차례대로 접속하여 필터연산부(200)를 구성한다.In addition, as shown in FIG. 3, the shift register unit 201 is connected so that data to be filtered is input by the first clock c1k, and a first multiplexer is connected to a signal output terminal of the shift register unit 210. The unit 202 is connected to operate by the first input control signal mux_del0 and the second input control signal mux_del1, and connected to the first input control signal mux_del0 and the second input control signal mtlx_del1. The tap coefficient generator 203 is connected to operate the multiplier 204 between the signal output terminal of the first multiplexer 201 and the tap coefficient generator 203 and the first D flip-flop unit 205. And a second multiplexer unit 206 connected between the first D flip-flop unit 205 and the first multiplier unit 207 to operate the second clock clk2 and the first input control signal mux_sel1. And a second D flip-flop unit 208 operating on the first time division control signal dff_en1 to the fourth time division control signal dff_en4. The second addition to the base 209 is connected in turn to an output of the first addition the base 207 constitute a filter calculation unit 200. The

여기서, 상기 쉬프트례지스터부(201)의 쉬프트레자스터는 N-비트 8탭 쉬프트레지스터이고, 상기 제1멀티플렉서부(202)의 멀티플렉서는 (4 × 1) 멀티플렉서이고, 상기 탭계수발생부(203)는 홀/짝수 탭계수 발생기이고, 상기 곱셈기부(204)의 곱셈기는 (N × N) 곱셈기이고, 상기 제1D플립플롭부(205)의 D플립플롭은 2(N + M)비트 D플립플롭이고, 상기 제2멀티플렉서부(206)의 멀티플렉서는 (2 × 1) 멀티플렉서이고, 상기 제3D플립플롭부(208)의 D플립플롭은 [2(N + M) +2]비트 D플립플롭이다.Here, the shift register of the shift example register unit 201 is an N-bit 8-tap shift register, the multiplexer of the first multiplexer unit 202 is a (4 × 1) multiplexer, and the tap coefficient generator 203 ) Is an odd / even tap coefficient generator, the multiplier of the multiplier unit 204 is an (N × N) multiplier, and the D flip-flop of the first D flip-flop unit 205 is a 2 (N + M) bit D flip And the multiplexer of the second multiplexer portion 206 is a (2 × 1) multiplexer, and the D flip-flop of the 3D flip-flop portion 208 is a [2 (N + M) +2] bit D flip-flop. to be.

도5는 상기 탭계수발생부(203)의 구성을 나타낸 것으로, 상기 제1입력제어신호(mux_sel0)와 제2입력제어신호(mux_sel1)를 선택단자로하여 4개의 (4 × 1) 멀티플렉서의 동작을 제어하는 것을 나타낸 것이다.5 shows the configuration of the tap coefficient generator 203. The operation of four (4 x 1) multiplexers using the first input control signal mux_sel0 and the second input control signal mux_sel1 as the selection terminals is shown in FIG. It is to control the.

이하, 상기와 같이 구성된 본 실시예의 동작을 상세히 설명하면 다음과 같다.Hereinafter, the operation of the present embodiment configured as described above will be described in detail.

먼저, 제1,2입력제어신호(mux_de10, mux_del0)와 제1,2,3,4시분할제어신호(dff_en1, dff_en2, dff_en3, dff-en3)를 생성하는 제어신호발생부(100)의 동작을 설명하면 다음과 같다.First, the operation of the control signal generator 100 generating the first and second input control signals mux_de10 and mux_del0 and the first, second, third and fourth time division control signals dff_en1, dff_en2, dff_en3, and dff-en3 is performed. The explanation is as follows.

제1클럭(clk)을 상기 제1D플립플롭(101)에 인가한 후, 2배의 클럭 속도를 같은 제2클럭(clk2)을 제2인버터(106)의 입력으로하여 하강 엣지(NEGATIVE EDGE)에서 클럭킹(CLODKING)하면, 도4에서 도시되는 바와 같이, 제1클럭(clk)에 1/4 지연된 제1시분할제어신호(dff_en1)가 생성되며, 마찬가지 동작에 의해 제2D플립플롭(102)과 제3D플립플롭(103) 및 제4D플립플롭에 의해 순차적으로 1/4씩 지연된 제2시분할 제어신호(dff_en2)와 제3시분할제어신호(dff_en3) 및 제4시분할제어신호(dff_en4)가 생성된다.After applying the first clock (clk) to the first D-flop flop 101, the falling edge (NEGATIVE EDGE) by using the second clock clk2 with the same clock speed twice as the input of the second inverter 106 When clocked at CLODKING, as shown in FIG. 4, the first time division control signal dff_en1 delayed 1/4 of the first clock clk is generated, and the second D flip-flop 102 is similarly operated. The second time division control signal dff_en2, the third time division control signal dff_en3, and the fourth time division control signal dff_en4 are sequentially generated by the third 3D flip flop 103 and the fourth D flip flop. .

이하, 상기 필터연산부(200)의 동작을 설명하면 다음과 같다.Hereinafter, the operation of the filter operator 200 will be described.

먼저, 상기 제1클럭(clk)이 진행에 따라 상기 쉬프트레자스터부(201)에 저장되는 데이터는, 2비트의 제1입력제어신호(mux_sel0)와 제2입력제어신호(mux_sel2)의 신호값에 따라, 상기 쉬프트레지스터부(201)와 탭계수발생부(203)에서 상응하는 데이터를 1개씩 선택하여 상기 곱셈기부(204)에 인가한다. 그러면, 상기 곱셈기부(204)는 곱셈 연산된 값을 상기 제1D플립플롭부(205)에 저장하게 되는데, 제2클럭(clk2)의 상승시에는 홀수번째 D플립플롭(A)에 저장하고, 하강시에는 짝수번째 D플립플롭(B)에 각기 저장하게 된다.First, as the first clock clk proceeds, the data stored in the shift register 201 is a signal value of a 2-bit first input control signal mux_sel0 and a second input control signal mux_sel2. Accordingly, the shift register 201 and the tap coefficient generator 203 select one piece of corresponding data and apply the data to the multiplier 204. Then, the multiplier 204 stores the multiplied value in the first D flip-flop unit 205. When the second clock clk2 rises, the multiplier unit 204 stores the multiplied value in the odd-numbered D flip-flop A. At the time, each is stored in the even-numbered D flip-flop (B).

한편, 상기 제1D플립플롭부(205)에 저장된 데이터는 제1입력제어신호(mux_sel0)의 제어에 의해 상기 제2멀티플렉서부(206) 및 제1덧셈기(207)를 통해 덧셈 연산이 수행되게 된다.Meanwhile, the data stored in the first D flip-flop unit 205 is performed by the second multiplexer unit 206 and the first adder 207 under the control of the first input control signal mux_sel0. .

이때, 상기 덧셈 연산 결과는 1/4 탭 수만을 가산한 것이다. 따라서, 나머지 3/4 탭 수를 동일한 처리과정을 수행하여 덧셈 연산을 행하기 위해서는 일단 1/4 덧셈 결과 값을 저장해야 하는데, 이는 상기 제2D플립플롭부(208)가 상기 제 1,2,3,4시분할제어신호(dff_enl, dff_en2, dff_en3, dff_en3)를 인가받아 행하게 된다.In this case, the addition operation result adds only the 1/4 tap number. Therefore, in order to perform the addition operation by performing the same processing on the remaining 3/4 tap number, the 1/4 addition result value must be stored. The third and fourth time division control signals dff_enl, dff_en2, dff_en3, and dff_en3 are applied.

한편, 상기와 같은 과정을 4번에 걸쳐 반복 수행하여 모든 탭에 대한 덧셈 연산을 완료한 후에는 이 값을 상기 제2D플립플롭(208) 시키게 된다.On the other hand, after the above-described process is repeated four times to complete the addition operation for all the taps, this value is set to the second D flip-flop 208.

이후, 상기 제2덧셈기부(209)를 통해 상기 제2D플립플롭(208)에 저장된 값을 덧셈 연산하면 원래의 신호에 대해 위상이 90°도 천이된 값(Qout[N·0])을 얻을 수 있게 된다. 도면중 미설명 블록인 round-off 블록은 원하는 비트 수 바로 아래에 위치한 1비트의 값이 1이면 반올림 하는 기능을 나타낸 것이다.Subsequently, when the value stored in the second D flip-flop 208 is added through the second adder 209, a value Qout [N · 0] whose phase is shifted by 90 ° with respect to the original signal is obtained. It becomes possible. The round-off block, which is an unexplained block in the drawing, shows a function of rounding when a value of 1 bit located directly below the desired number of bits is 1.

따라서, 탭 수의 1/4 수만큼의 곱셉기를 사용하여 필터 연산을 수행할 수 있게 되는 것이다.Therefore, the filter operation can be performed using the multiplier of 1/4 of the number of taps.

이상에서 살펴본 바와 같이, 본 발명 비대칭 주파수 응답 특성을 갖는 FIR 필터는, 특히, 제1클럭과, 제2클럭을 사용하여 소정의 제어신호를 생성한 후, 상기 제어신호를 이용하여 곱셈기에 인가되는 데이터를 시분할적으로 선택하여 곱셈기에 인가시켜 곱셈 동작을 수행하므로 인해 종래의 FIR 필터를 이루는 곱셈기 숫자의 1/4에 해당하는 곱셈기를 사용하여 FIR 필터를 구성할 수 있게 되는 것으로, 이로인해 회로소자 및 칩의 크기를 감소시킬 수 있게 되는 효과가 있게 되는 것이다.As described above, the FIR filter having the asymmetric frequency response of the present invention, in particular, generates a predetermined control signal using the first clock and the second clock, and then is applied to the multiplier using the control signal. By multiplying the data and applying it to a multiplier to perform a multiplication operation, the FIR filter can be configured using a multiplier corresponding to a quarter of the multiplier constituting the conventional FIR filter. And there is an effect that can reduce the size of the chip.

Claims (3)

펄터의 데이터 클럭인 제1클럭과 이 제1클럭의 2배 속도를 갖는 제2클럭을 사용하여 상기 제1클럭의 1.5클럭 기간동안 필터 기능을 수행하도록 하는 제어신호를 발생하는 제어신호발생부와; 이 제어신호발생부의 제어신호 출력단에 접속되어, 상기 제어신호발생부에서 인가되는 제어신호에 따라 필더에 인가되는 데이터를 시분할하여 입력받아, 곱셈기의 동작을 시분할하여 동작시킴으로써 필터 기능을 수행하는 필터연산부를 포함하여 구성됨을 특징으로 하는 비대칭 주파수 응답 특성을 갖는 FIR 필터.A control signal generator for generating a control signal for performing a filter function during the 1.5 clock period of the first clock by using the first clock, which is the data clock of the pulter, and the second clock having twice the speed of the first clock; ; A filter operation unit connected to a control signal output terminal of the control signal generator, time-division-inputs data applied to the filter according to a control signal applied from the control signal generator, and performs a filter function by time-dividing the operation of the multiplier. FIR filter having an asymmetric frequency response characteristic, characterized in that configured to include. 제1항에 있어서, 상기 제어신호발생부는, 제1D플립플롭과; 제2D플립플롭과; 제3D플립플롭과; 제4D플립플롭과; 제1인버터와; 제2인버터와; 제3인버버터로 구성되어, 필터의 데이터 클럭인 제l클럭을 상기 제1D플립플롭의 데이터입력단자에 접속하고, 상기 제1클럭의 2배속을 갖는 제2클럭을 상기 제2인버터와 제3인버터의 입력단자에 접속하고, 상기 제1D플립플롭의 출력단자를 상기 제2D플롭플롭의 데이터입력단자에 접속하고, 상기 제2D플립플롭의 출력단자를 상기 제3D플롭플롭의 데이터입력단자에 접속하고, 상기 제3D플립플롭의 출력단자를 상기 제4D플롭플롭의 데이터입력단자에 접속하고, 상기 제2인버터의 출력단자를 상기 제1D플립플롭과 제3D플립플롭의 클럭인가 단자에 접속하고, 상기 제2클력을 상기 제2D플립플롭의 클럭인가단자에 접속하여, 상기 제1인버터의 출력값을, 필터링 할 데이터의 곱셈기 입력을 위한 제어신호인 제1입력제어신호로 사용하고, 상기 제3인버터의 출력값을, 필터링 할 데이터의 곱셈기 입력을 위한 제어신호인 제2입력제어신호로 사용하고, 상기 제1D플립플롭의 출력값을, 곱셈기의 연산결과를 소정의 기억장소에 시분할하여 저장시키기 위한 제1시분할제어신호로 사용하고, 상기 제2D플립플롭의 출력값을, 곱셈기의 연산결과를 소정의 기억장소에 시분할하여 저장시키기 위한 제2시분할제어신호로 사용하고, 상기 제3D플립플롭의 출력값을, 곱셈기의 연산결과를 소정의 기억장소에 시분할하여 저장시키기 위한 제3시분할제어신호로 사용하고, 상기 제4D플립플롭의 출력값을, 곱셈기의 연산결과를 소정의 기억장소에 시분할하여 저장시키기 위한 제4시분할제어신호로 사용함을 비대칭 주파수 응답 특성을 갖는 FIR 필터.2. The apparatus of claim 1, wherein the control signal generator comprises: a first flip flop; 2D flip-flop; A 3D flip-flop; A 4D flip-flop; A first inverter; A second inverter; A first clock comprising a third inverter, the first clock being the data clock of the filter connected to the data input terminal of the first flip-flop, and a second clock having twice the speed of the first clock being connected to the second inverter and the third An input terminal of the inverter, an output terminal of the first D-flop flop to a data input terminal of the second D-flop flop, and an output terminal of the second D-flop flop to a data input terminal of the third D-flop flop The output terminal of the 3D flip-flop is connected to the data input terminal of the 4D flop flop, and the output terminal of the second inverter is connected to the clock application terminal of the 1D flip-flop and the 3D flip-flop. The second clock force is connected to the clock application terminal of the second D flip-flop, and the output value of the first inverter is used as a first input control signal which is a control signal for inputting a multiplier of the data to be filtered, and the third inverter The output of It is used as a second input control signal which is a control signal for inputting a multiplier of data to be filtered, and the first time division control signal for time-dividing and storing the output result of the first D flip-flop into a predetermined storage location. Using the output value of the second D flip-flop as a second time division control signal for time division and storing the multiplier's calculation result in a predetermined storage location, and using the output value of the third D flip flop Used as a third time division control signal for time division and storage at a predetermined storage location, and an output value of the 4D flip-flop is used as a fourth time division control signal for time division and storing a multiplier's calculation result at a predetermined storage location. FIR filter with asymmetric frequency response. 제 1항에 있어서, 상기 필터연산부는, 다수개의 쉬프트레지스터로 이루어져 필터링할 데이터를 제1클럭에 의해 쉬프트시키는 쉬프트레지스더부와;상기 쉬프트레지스터부의 신호 출력단에 접속되고, 다수개의 멀티플렉서로 이루어지며, 필터링할 데이터의 곱셈기 입력을 제어하는 제어신호에 의해 동작되어, 상기 쉬프트레지스터부에서 인가된 데이터를 선택하여 출력하는 제1멀티플렉서부와; 필터의 탭 계수를 발생하는 탭계수발생부와; 상기 제1멀티플렉서부와 탭계수발생부의 신호 출력단에 접속되어, 상기 제1멀티플렉서부와 탭계수발생부에서 인가되는 신호를 곱셈 연산하는 곱셈기부와; 다수개의 D플립플롭으로 이루어지며, 상기 곱셈기부의 신호출력단에 접속되어, 제2클럭과 상기 제2클탁의 반전신호에 의해 상기 곱셈기부의 출력값을 저장하는 제1D플립플롭부와;상기 제1D플립플롭부의 신호 출력단에 접속된 다수개의 멀티플렉서로 이투어자며, 필터링 할 데이터의 곱셈기 입력을 제어하는 제어신호에 의해 동작되어, 상기 쉬프트레지스터부에서 인가된 데이터를 선택하여 출력하는 제2멀티플렉서부와; 상기 제2멀티플렉서부의 신호출력단에 접속되며, 다수 단으로 배열된 다수개의 덧셈기로 이루어져, 상기 제2멀티플렉서부에서 인가되는 값을 가산하는 제1덧셈기부와;상기 제1덧셈기부의 출력단에 접속된 다수개의 D플립플롭으로 이루어져, 상기 제1덧셈기에서 출력되는 곱셈 연산 결과를 소정의 제어신호에 의해 시분할하여 저장하는 제2D플립플롭부와; 상기 제2D플립플롭부의 신호출력단에 접속되며, 다수 단으로 배열된 다수개의 덧셈기로 여루어져, 상기 제2D플립플롭부에서 인가되는 값을 가산하는 제2덧셈기부를 포함하여 구성됨을 비대칭 주파수 응답 특성을 갖는 FIR 필터.The apparatus of claim 1, wherein the filter operation unit comprises: a shift register unit configured to include a plurality of shift registers to shift data to be filtered by a first clock; and a plurality of multiplexers connected to a signal output terminal of the shift register unit; A first multiplexer unit operated by a control signal for controlling a multiplier input of data to be filtered to select and output data applied from the shift register unit; A tap coefficient generator for generating tap coefficients of the filter; A multiplier unit connected to the signal output terminals of the first multiplexer unit and the tap coefficient generator, and multiplying a signal applied by the first multiplexer unit and the tap coefficient generator; A first D flip-flop unit comprising a plurality of D flip-flops and connected to a signal output terminal of the multiplier unit to store an output value of the multiplier unit by a second clock and an inverted signal of the second clock; A second multiplexer unit which is connected to a signal output terminal of the flip-flop unit and is operated by a control signal that controls a multiplier input of data to be filtered, and selects and outputs data applied from the shift register unit; ; A first adder unit connected to a signal output terminal of the second multiplexer unit and configured to add a plurality of adders to add a value applied from the second multiplexer unit; a first adder unit connected to an output terminal of the first adder unit; A second D flip-flop unit comprising a plurality of D flip-flops and time-dividing and storing a multiplication result output from the first adder by a predetermined control signal; An asymmetric frequency response connected to the signal output terminal of the 2D flip-flop unit and including a second adder unit arranged in a plurality of stages to add a value applied from the 2D flip-flop unit. FIR filter with characteristics.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3414336B2 (en) * 1999-11-04 2003-06-09 日本電気株式会社 FIR filter, ramp up / down circuit
KR100362396B1 (en) * 2000-06-30 2002-11-23 삼성전자 주식회사 Filter of decision feedback equalizer by using time division multiplexing
US6529926B1 (en) * 2000-09-20 2003-03-04 Santel Networks, Inc. Analog discrete-time FIR filter
US6553398B2 (en) * 2000-09-20 2003-04-22 Santel Networks, Inc. Analog fir filter with parallel interleaved architecture
JP2002158561A (en) * 2000-11-20 2002-05-31 Ando Electric Co Ltd Fir filter, and data processing method therefor

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811259A (en) * 1985-09-27 1989-03-07 Cogent Systems, Inc. Limited shift signal processing system and method
DE3879838D1 (en) * 1987-09-30 1993-05-06 Siemens Ag METHOD AND CIRCUIT FOR GENERATING FILTER SIGNALS.
US5050119A (en) * 1989-10-06 1991-09-17 North American Philips Corporation Optimized sparse transversal filter
US5210705A (en) * 1990-02-28 1993-05-11 Texas Instruments Incorporated Digital filtering with single-instruction, multiple-data processor
US5212660A (en) * 1990-09-20 1993-05-18 Kawasaki Steel Corporation Digital filter having a switching matrix and adders
DE69125806T2 (en) * 1990-12-27 1997-09-25 Nippon Electric Co Adaptive filter suitable for quick identification of an unknown system
US5212659A (en) * 1991-10-08 1993-05-18 Crystal Semiconductor Low precision finite impulse response filter for digital interpolation
MY111506A (en) * 1992-07-29 2000-07-31 Thomson Consumer Electronics Inc Fir filter apparatus for processing of time division multiplexed signals
JP2581458B2 (en) * 1994-06-15 1997-02-12 日本電気株式会社 Adaptive filter adaptation method and apparatus
US5548541A (en) * 1994-08-08 1996-08-20 Interstate Electronics Corporation Finite impulse response filter for modulator in digital data transmission system
US5500811A (en) * 1995-01-23 1996-03-19 Microunity Systems Engineering, Inc. Finite impulse response filter

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