KR19990002903U - 고성능 부호화기 - Google Patents

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  • Logic Circuits (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

1. 청구범위에 기재된 고안이 속한 기술분야
부호화기
2. 고안이 해결하려고 하는 기술적 과제
사용자 시스템 하드웨어와 운용 소프트웨어에 최소한의 회로를 추가하여 사용자 시스템내의 좀 더 긴 부호 워드를 부호화할 수 있도록 하였고, 부호화기 설계에 있어서 최소의 면적을 사용하여 집적화하기 용이한 부호화기를 제공함. 3. 고안의 해결방법의 요지
논리회로내의 모스 트랜지스터를 제1그룹과 제2그룹으로 분리하여 회로면적을 최소화함.
4. 고안의 중요한 용도
부호화기의 회로면적을 최소화

Description

고성능 부호화기
본 고안은 컴퓨터 시스템내의 여러 인터럽터요구신호(Interrupt Request Signal)에 대해서 우선순위를 결정하는 부호화기에 관한 것으로서, 특히 컴퓨터 시스템 내의 여러 자원(Resource)에 대한 중재(Arbitration)와 우선순위 할당을 위한 부호화기에 관한 것이다.
도 1은 종래의 부호화기를 나타낸 회로도로서, 논리 게이트(Logic gate)의 조합으로 구성되어 있다. 도 1의 경우 8개의 인터럽터요구신호 D0 내지 D7를 3개의 2진부호(Binary Code)로 부호화(Encoding)를 한다.
도 1의 장치를 확장하여 사용하기 위해서 3개의 제어신호(Control Signal)가 제공된다. 즉 인에이블 입력 신호(Enable Input Signal)인 EI, 인에이블 출력 신호(Enable Output Signal)인 EO 및 그룹선택신호(Group Select Signal)인 GS가 있다.
도 1의 동작은 다음과 같다. 인터럽터요구신호 D0 내지 D7 각각은 데이터 입력 버퍼(11 내지 17)에 연결되어 있다. 이들 버퍼의 출력은 다시 AND-NOR 게이트 그룹(18, 20, 22)의 입력이 된다. 이러한 AND-NOR 게이트 그룹(18, 20, 22)의 출력신호는 제어신호 EI에 의해서 제어된다. 제어신호 EI가 인액티브(Inactive)일 경우 출력신호 A0, A1 및 A2 는 모두 하이(High) 상태가 되고, 제어신호 EI가 액티브(Active)일 경우 아래 표 1의 함수 테이블(Function Table)의 상태로 동작을 하게 된다.
[표 1]
함 수 테 이 블
EI D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0 GS EO
H X X X X X X X XL H H H H H H H HL X X X X X X X LL X X X X X X L HL X X X X X L H HL X X X X L H H HL X X X L H H H HL X X L H H H H HL X L H H H H H HL L H H H H H H H H H H H HH H H H LL L L L HL L H L HL H L L HL H H L HH L L L HH L H L HH H L L HH H H L H
제어신호 EO와 GS는 서로 상보적(Complementary)인 값을 가진다. 여기에서 제어신호 EO는 입력신호 모두가 인가되지 않았음을 나타내고, 제어신호 GS는 입력신호중에서 적어도 하나가 인가되었음을 나타낸다.
2단 캐스캐이드연결 부호화기(Two-level Cascaded Encoder)를 구성할 경우 제1단 부호화기(First Level Encoder)의 제어신호 GS는 제2단 부호화기(Second Level Encoder)의 입력이 된다. 상기의 부호화기를 설계하려면 많은 회로소자를 필요로 하기에 회로의 면적이 크다는 문제점이 있었다.
상기의 문제점을 해결하기 위하여 안출된 본 고안은 사용자 시스템 하드웨어(User System Hardware)와 운용 소프트웨어(Operation Software)에 최소한의 회로를 추가하여 사용자 시스템(User System)내의 좀 더 긴 부호 워드(Code Words)를 부호화할 수 있도록 하였고, 부호화기 설계에 있어서 최소의 면적을 사용하여 집적화하기 용이한 부호화기를 제공하는 것이 그 목적이다.
상기의 목적을 달성하기 위한 본 고안은 2N개의 입력요구라인(Input Request Line)으로부터 요구신호(Request Signal)를 받아서 가장 높은 우선순위를 가지는 입력요구라인을 선택하여 이를 N 비트의 부호 워드로 출력하는 것을 특징으로 한다.
다수의 NMOS 논리회로의 각각은 N개의 출력단자중의 하나와 연결이 되고 또한 입력요구라인(Input Request Line)과 연결된다. 캐스케이드 지연회로(Cascaded Delay Circuit)은 NMOS 논리회로 각각에 대하여 연속적으로 인에이블 시키는 역할을 한다. 각각의 NMOS 논리회로는 풀-다운 트랜지스터로 구성되어 있고, 이러한 풀-다운 트랜지스터는 제1그룹의 입력요구라인중 하나가 액티브될 때면 제2그룹의 입력단자와 연결되어 있다. 각각의 논리회로는 AND 게이트를 포함하는데 이는 지연된 인에이블 신호와 제1그룹 풀-다운 트랜지스터중 하나에 의해서 구동된다.
도 1은 종래의 부호화기를 나타낸 회로도,
도 2는 본 고안의 일실시예에 따른 부호화기의 회로도이다.
도 2는 본 고안의 일실시예에 따른 부호화기의 회로도이다.
2N(N=4) 액티브 하이 입력요구신호(Active high Input Request Signals)를 그에 상응하는 입력단자(102-132)로부터 입력받는다. 입력요구신호 D0가액티브일때 최상위 우선순위를 가지고, 입력요구신호 D15가 액티브일때 최하위 우선순위를 가진다.
4개의 출력단자(140, 142, 144, 146) 각각은 N-bit(N=4) 출력 이진 부호 워드(Output Binary Code Word)를 가리킨다. 입력요구신호 D0가 액티브일 때의 출력 이진 부호 워드는 0을 나타내고, 입력요구신호 D15가 액티브일 때의 출력 이진 부호 워드는 1111을 나타낸다.
결론적으로 최상위 입력요구신호는 최하위 이진 부호 워드를 가진다. 그리하여 만약에 D0가 최상위 액티브 입력요구신호이면 출력단자(140 내지 144)는 모두 0을 가지고, 만약에 D15가 액티브 입력요구신호이면 출력단자(140 내지 144)는 모두 1을 가지게 된다.
각각의 출력단자(140, 142, 144, 146)는 각각의 논리회로블록(150, 152, 154, 156)과 연결이 된다. 이러한 4개의 논리회로블록에서는 4비트 출력 이진 부호 워드를 제공한다.
논리회로블록(150)은 4비트 출력 이진 부호 워드중 최상위비트 A3를 가지고 있고, A3의 값이 출력단자(140)에 연결된다.
논리회로블록(152)은 4비트 출력 이진 부호 워드중 A2를 가지고 있고, A2의 값이 출력단자(142)에 연결된다. 논리회로블록(154)은 4비트 출력 이진 부호 워드중 A1을 가지고 있고, A1의 값이 출력단자(144)에 연결된다.
논리회로블록(156)은 4비트 출력 이진 부호 워드중 최하위비트 A0를 가지고 있고, A0의 값이 출력단자(146)에 연결된다.
논리회로블록(150)은 2-반전 입력 AND 게이트(240)를 포함하고 있다. AND 게이트의 출력단자는 출력단자(140)에 연결되어 있다. AND 게이트(240)의 제1반전 입력단자는 인에이블 신호 EN(244)에 연결되어 있고, 제2반전 입력단자는 프리차지(Precharge) 트랜지스터(248)에 연결되어 있다. 8개의 풀-다운 트랜지스터 (252 내지 266)의 게이트는 입력요구신호 D0 내지 D7에 연결되어 있고 소오스는 접지에 연결되고, 드래인은 AND 게이트(240)의 제1반전 입력단자에 연결되어 있다. AND 게이트(240)의 출력단자(242)는 신호라인(268)에 연결되고 이 신호라인(268)은 8개의 풀-다운 트랜지스터(278 내지 292)의 게이트에 연결이 되고, 이 풀-다운 트랜지스터(278 내지 292)의 소오스는 접지에 연결되고 드래인은 입력요구신호 D8 내지 D15에 각각 연결된다.
결론적으로 말해서, 입력요구신호 D0 내지 D7이 액티브 하이(active high)이고 인에이블 신호 EN(244)이 액티브 로우(active low)일 때 AND 게이트(240)의 출력은 하이가 된다. 이로 인해 입력요구신호 D8 내지 D15의 입력단자(118 내지 132)에 연결된 풀-다운 트랜지스터(278 내지 292)가 로우(low)상태로 풀-다운(pull-down)된다. 논리회로블록(150)에는 입력이 인에이블 입력 신호 EN(244)에 연결된 지연회로(300)를 포함한다. 지연시간은 풀-다운 트랜지스터(252 내지266), AND 게이트(240), 풀다운 트랜지스터(278 내지 292)의 지연시간보다 다소 큰 지연시간을 갖는다.
이 지연회로(300)는 상위 입력요구신호 D0 내지 D7 중에 하나가 액티브일 때 논리회로블록(152)이 인에이블되기 전에 입력요구신호 D8 내지 D15를 디스에이블시킬 수 있는 시간을 얻기 위해 필요하다.
논리회로블록(152)의 기능은 상기의 논리회로블록(150)과 유사하고, 논리회로블록(150)의 지연회로(300)로부터 받은 액티브 로우 지연 인에이블 신호(active low delayed enable signal)(302)는 AND gate(304)의 제1반전입력에 연결된다. 입력요구신호(D0 내지 D3, D8 내지 D11)는 풀-다운 트랜지스터(312 내지 318, 320, 326)의 게이트에 연결이 되고, 이 트랜지스터의 소오스는 접지에 연결이 되고, 드래인은 신호라인(328)에 연결되며 이 신호라인(328)은 프리차지 트랜지스터(330)에 연결된다. 입력단자(102 내지 132)중에 하나가 액티브이면 신호라인(328)은 로우 상태가 되고, 지연 인에이블 신호(302)가 로우 상태로 갈 때 AND 게이트(304)의 출력단자(342)와 신호라인(344)은 로우 상태가 된다. 풀-다운 트랜지스터(350 내지 356, 358 내지 364)의 게이트는 신호라인(344)에 연결되고, 소오스는 접지에 연결되고, 드래인은 입력요구신호 D4 내지 D7, D12 내지 D15에 연결된다. 지연회로(366)는 논리회로블록(150)의 지연회로(300)와 동일한 역할을 한다. 입력요구신호(D0 내지 D3, D8 내지 D11)는 논리회로블록(154)이 인에이블되기전에 입력요구신호(D4 내지 D7, D12 내지 D15)를 디스에이블시키기에 충분한 시간만큼 지연시킨다.
논리회로블록(154)의 기능은 상기의 논리회로블록(152)과 유사하다. 논리회로블록(152)의 지연회로(366)로부터 입력받은 액티브 로우(active low) 지연 인에이블 신호(368)는 AND 게이트(369)의 제1반전입력단자에 연결된다.
입력요구신호(D0, D1, D4, D5, D8, D9, D12, D13)는 풀-다운 트랜지스터(370 내지 384)에 연결되고, 이 트랜지스터의 소오스는 접지에 연결이 되고, 드래인은 신호라인(386)에 연결되고 이 신호라인(386)은 프리차지 트랜지스터(388)에 연결된다. 입력단자중에 하나가 액티브일 때 신호라인(386)은 로우 상태가 되고, 지연 인에이블 신호(368)가 로우 상태로 될 때 AND 게이트(369)의 출력단자(390)와 신호라인(392)은 로우 상태가 된다. 풀-다운 트랜지스터(394-408)의 게이트는 신호라인(392)에 연결되고 이들의 소오스는 접지에 연결된다. 그리고 드래인은 입력요구신호 D2, D3, D6, D7, D10, D11, D14, D15에 연결되며 이러한 입력요구신호는 입력요구신호 D0, D1, D4, D5, D8, D9, D12, D13중 하나가 액티브될 때 디스에이블된다. 지연회로(410)는 상기의 지연회로(300, 366)와 동일한 역할을 한다.
논리회로블록(156)의 기능은 상기의 논리회로블록(154)의 기능과 유사하다. 논리회로블록(154)의 지연회로(410)로부터 받은 액티브 로우(acitive low) 지연 인에이블 신호(412)는 AND 게이트(414)의 제1반전 입력단자에 연결된다.
입력요구신호 D0, D2, D4, D6, D8, D10, D12, D14은 풀-다운 트랜지스터(416 내지 430)에 연결되고, 이 트랜지스터의 소오스는 접지에 연결이 되며, 드래인은 신호라인(432)에 연결된다. 그리고 이 신호라인(432)은 프리차지 트랜지스터(434)에 연결된다. 입력요구신호중에 하나가 액티브일 신호라인(432)은 로우 상태가 되고, 지연 인에이블 신호(412)가 로우 상태로 갈 때 AND 게이트(414)의 출력단(436)과 신호라인(438)은 로우 상태가 된다. 각각의 풀-다운 트랜지스터(416 내지 430)의 게이트는 신호라인(438)에 연결되고, 소오스는 접지에 연결된다. 그리고 드래인은 입력요구신호 D1, D3, D5, D7, D9, D11, D13, D15에 연결된다. 이러한 입력요구신호는 입력요구신호 D0, D2, D4, D6, D8, D10, D12, D14중에 하나가 액티브될 때 디스에이블된다.
종래의 시스템에 최소의 추가적인 회로에 의해서 좀 더 긴 부호워드를 부호화할 수 있으므로 칩 면적을 최소화 할 수 있고 이는 속도와 성능의 개선을 이룰 수 있다.

Claims (3)

  1. 2N(N은 정수)개의 입력신호를 받아서 N-비트 출력부호를 구성하는 각각의 비트를 출력하는 N개의 출력논리회로를 구비한 부호화기에 있어서, 상기 N개의 출력논리회로 각각이
    제1입력그룹 및 제2입력그룹으로 구분된 입력신호 각각에 게이트가 연결된 다수의 모스 트랜지스터를 구비한 제1논리회로 및 제2논리회로;
    상기 제1논리회로의 각 모스 트랜지스터의 드래인에 연결되어 상기 제1논리회로의 모스 트랜지스터를 프리차지(Precharge) 시키기 위한 프리차지수단;
    상기 프리차지수단 및 외부 제어신호인 인에이블 신호(EN)를 입력으로 하고 출력은 부호화기의 출력단자와 연결된 논리곱(AND) 소자; 및
    상기 출력논리회로를 연속적으로 인에이블(Enable)시키기 위한 지연수단을 포함하여 이루어진 부호화기.
  2. 제1항에 있어서,
    상기 출력부호가 최하위 이진수이면 최상위 우선순위를 가진 입력요구신호가 액티브되었고, 반대로 상기 출력부호가 최상위 이진수이면 최하위 우선순위를 가진 입력요구신호가 액티브되었음을 특징으로 하는 부호화기.
  3. 제1항에 있어서,
    상기 모스 트랜지스터는 풀-다운 엔모스(NMOS) 트랜지스터인 것을 특징으로 하는 부호화기.
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