KR19990001874U

KR19990001874U - Semiconductor devices

Info

Publication number: KR19990001874U
Application number: KR2019970015367U
Authority: KR
Inventors: 남택환
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-23
Filing date: 1997-06-23
Publication date: 1999-01-15
Also published as: KR200167586Y1

Abstract

1.청구범위에 기재된 고안이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

본 고안은 과전압 방지용 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device for preventing overvoltage.

2.고안이 해결하려고 하는 기술적 과제2. The technical problem that the draft is trying to solve

반도체 칩의 미세화 및 고집적화로 인한 칩 크기의 축소 및 칩을 과전압으로 부터 보호 하고자 함.To reduce chip size and protect chip from overvoltage due to miniaturization and high integration of semiconductor chips.

3.고안의 해결방법의 요지3. Summary of solution of proposal

특정 전압에서 도전체 성질을 갖는 비오옴 특성 물질층을 리드프레임의 내부 리드에 연결한 후 본딩된 칩을 결합 함.Bond a bonded chip after connecting a layer of non-ohmic material with conductor properties at a specific voltage to the internal leads of the leadframe.

4.고안의 중요한 용도4. Significant use of the design

반도체 장치.Semiconductor device.

Description

Semiconductor devices

본 고안은 반도체 장치에 관한 것으로, 특히 과전압 방지용 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a semiconductor device for overvoltage protection.

일반적으로, 종래에는 정전기 및 과전압으로 부터 칩을 보호하기 위해 별도의 과전압 보호 회로를 통해 전압이 공급되도록 칩(Chip)을 설계하였다. 그러나, 반도체 칩의 미세화 및 고집적화가 가속화 됨에 따라 입출력 회로로 사용되는 이에스디(ESD) 회로의 점유 면적이 칩 내부회로에 비해 상대적으로 증가한다는 문제점과, 이에스디(ESD) 회로의 내압 특성 향상을 위한 공정 개발의 어려운 문제점이 있다. 또한, 피씨비(PCB) 실장시에는 제너다이오드, 다이오드 어레이 필터 및 릴레이 회로 등을 기판상에 별도로 장착 하였으나, 이는 피씨비(PCB) 기판 크기의 증가 및 비용이 추가로 부담되는 단점이 있다.In general, in order to protect the chip from static electricity and overvoltage, a chip is designed such that a voltage is supplied through a separate overvoltage protection circuit. However, as the size and integration of semiconductor chips are accelerated, the occupied area of ESD circuits, which are used as input / output circuits, increases relative to the internal circuits of chips, and the breakdown voltage characteristics of ESD circuits are improved. There is a difficult problem of process development. In addition, when PCB is mounted, a zener diode, a diode array filter, and a relay circuit are separately mounted on a substrate, but this has the disadvantage of additionally increasing the PCB size and cost.

따라서, 본 발명은 특정 전압에서 도전체 성질을 갖는 비오옴 특성 물질층을 리드프레임의 내부 리드에 연결한 후 본딩된 칩을 결합 함으로써, 고집적화, 고신뢰성, 고안정성 및 비용 절감을 가져올 수 있는 반도체 장치를 제공하는 데 그 목적이 있다.Accordingly, the present invention is a semiconductor that can bring high integration, high reliability, high stability, and cost savings by bonding a bonded chip after connecting a non-ohmic material layer having a conductor property at a specific voltage to an internal lead of a leadframe. The object is to provide a device.

상술한 목적을 달성하기 위한 본 고안에 따른 반도체 장치는 패드가 없는 리드프레임과, 상기 리드프레임의 내부 리드 하부에 부착되는 이방성의 전도성 박막 테이프와, 상기 이방성의 전도성 박막 테이프에 의해 상기 리드프레임의 내부 리드 저면에 결합되는 바리스터와, 상기 리드프레임의 내부 리드 상부에 본딩되는 다이로 구성된 것을 특징으로 한다.A semiconductor device according to the present invention for achieving the above object is a lead frame without a pad, an anisotropic conductive thin film tape attached to the lower inner lead of the lead frame, and the anisotropic conductive thin film tape of the lead frame A varistor coupled to the bottom of the inner lead and a die bonded to an upper portion of the inner lead of the lead frame.

도 1(a) 내지 도 1(f)는 본발명에 따른 반도체 장치를 제조하는 과정을 설명하기 위해 도시한 구조도 및 단면도.1 (a) to 1 (f) are a structural diagram and a cross-sectional view for explaining a process of manufacturing a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

1: 리드프레임 2: 이방성의 전도성 박막 테이프1: leadframe 2: anisotropic conductive thin film tape

3, 5: 세라믹 재질의 비오옴 특성 물질층3, 5: layer of non-ohmic material of ceramic material

4: 금속층 6: 전극4: metal layer 6: electrode

7: 바리스터 8: 다이7: Varistor 8: Die

9: 패케이지 10: 내부리드9: Package 10: Internal Lead

이하, 첨부된 도면을 참조하여 본 고안을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1(a) 내지 도 1(f)는 본발명에 따른 반도체 장치를 제조하는 과정을 설명하기 위해 도시한 구조도 및 단면도이다.1A to 1F are structural diagrams and cross-sectional views illustrating a process of manufacturing a semiconductor device according to the present invention.

도 1(a)는 패드가 없는 리드프레임(1)을 제작한 후 이방성의 전도성 박막(ACF; Anisotropic Conductive Film: 이하, ACF 이라 함) 테이프(2)를 리드프레임(1)의 내부 리드(Inner lead)(10) 하부에 부착한 상태의 구조도이다.FIG. 1 (a) shows an anisotropic conductive film (ACF) tape 2 after the padless lead frame 1 is manufactured, and an inner lead of the lead frame 1. Lead) 10 is a structural diagram attached to the lower part.

도 1(b)는 도 1(a)의 A-A'선을 따라 절취한 상태의 단면도로서, 리드프레임(1)의 내부 리드(10) 저면에 ACF 테이프(2)가 결합된 상태를 나타낸 단면도이다.FIG. 1 (b) is a cross-sectional view taken along the line A-A 'of FIG. 1 (a) and shows a state in which the ACF tape 2 is coupled to the bottom surface of the inner lid 10 of the lead frame 1. It is a cross section.

도 1(c)는 정전압이 흐를 때 절연체 특성을 갖고 정전압 이상의 써지(Surge) 전압이 흐를때는 도전체 특성을 갖는 세라믹(Seramic) 재질의 비오옴 특성 물질층(3)과, 백금(Pt) 또는 금(Au)으로 형성된 금속층(4) 및 세라믹 재질의 비오옴 특성 물질층(5)을 순차적으로 결합한 후, 상기 세라믹 재질의 비오옴 특성 물질층(5) 상부에 마스크 패턴 작업을 통해 전극(Electrode)을 형성한 바리스터(Varistor)(7)의 구조를 나타내는 단면도이다. 비오옴 특성 물질층(3 및 5)은 정상 전압이 입력될 경우 절연체로 작용하고, 써지 전압이 유입될 경우는 도체로 작용하여 칩을 파괴시키지 않고 이에스디(ESD), 써지 전압 및 잡음(Noise)으로 부터 보호할 수 있다.FIG. 1 (c) shows a non-ohmic material layer 3 made of ceramic material having an insulator characteristic when a constant voltage flows and a conductor characteristic when a surge voltage of a constant voltage or more flows, and platinum (Pt) or After sequentially combining the metal layer 4 formed of gold (Au) and the non-ohmic material layer 5 of ceramic material, an electrode (Electrode) is formed through a mask pattern on the non-ohmic material layer 5 of the ceramic material. It is sectional drawing which shows the structure of the varistor 7 which formed (). The non-ohmic material layers 3 and 5 act as insulators when a normal voltage is input, and act as conductors when a surge voltage is inputted, without destroying the chip, and causing ESD, surge voltage, and noise. ) Can be protected.

도 1(d)는 리드프레임(1)의 내부 리드(10)에 바리스터(7)의 세라믹 재질을 갖는 비오옴 물질층(5)이 AFC 테이프(2)에 의해 결합된 상태의 단면도이다.FIG. 1D is a cross-sectional view of a state in which the biomaterial layer 5 having the ceramic material of the varistor 7 is bonded to the internal lead 10 of the lead frame 1 by the AFC tape 2.

도 1(e)는 웨이퍼 본딩을 통하여 범퍼(Bumper)(7)가 형성된 다이(8)를 리드프레임(1)의 내부 리드(10) 상부에 본딩(Bonding)한 상태의 단면도이다. 다이(8)와 비오옴 특성 물질층(5)을 동시에 부착하게 됨으로써 패케이지 크기를 줄일 수 있게 된다.FIG. 1E is a cross-sectional view of a die 8 in which a bumper 7 is formed through wafer bonding, and bonded to an upper portion of the inner lead 10 of the lead frame 1. By attaching the die 8 and the layer of non-ohmic material material 5 simultaneously, the package size can be reduced.

도 1(f)는 몰드(Mold) 진행과 어셈블리(Assembly) 공정을 통해 패게이지(9)화 한 구조를 나타낸다.FIG. 1 (f) shows a structure in which page 9 is formed through a mold process and an assembly process.

상술한 바와 같이 본 고안에 의하면 패케이지 상에서 세라믹 재질의 비오옴 특성 물질층을 사용하여 칩 내부 보호 회로를 구현함으로써, 반도체 장치의 고집적화, 고신뢰성, 고안정성 및 비용 절감을 가져올 수 있는 탁월한 효과가 있다.As described above, according to the present invention, by implementing a chip internal protection circuit using a non-ohmic material layer made of ceramic material on a package, it has an excellent effect of bringing high integration, high reliability, high stability, and cost reduction of a semiconductor device. have.

Claims

The lead frame without pads,

Anisotropic conductive thin film tape is attached to the lower inner lead of the lead frame,

A varistor coupled to an inner lead bottom of the lead frame by the anisotropic conductive thin film tape;

And a die bonded to an upper portion of the inner lead of the lead frame.

The method of claim 1,

The varistor is a metal layer,

A non-ohmic material layer of ceramic material coupled to the upper and lower metal layers;

And an electrode coupled to the upper portion of the non-ohmic material layer of the ceramic material.