KR19990001444A - Current control switch circuit - Google Patents
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Abstract
본 발명은 전류 제어 스위치 회로에 관한 것으로, 전원 전압 단자에 일단이 연결되며 소정의 전압 레벨을 갖는 제 1 제어 신호에 의해 온·오프 동작하여 상기 제 1 제어 신호에 비례하는 크기의 제 1 출력 신호를 발생시키는 제 1 스위칭 소자와; 상기 제 1 스위칭 소자와 병렬로 상기 전원 전압 단자에 일단이 연결되고 타단이 상기 제 1 스위칭 소자의 타단에 연결되어 제 1 노드를 형성하며, 소정의 전압 레벨을 갖는 제 2 제어 신호에 의해 상기 제 1 스위칭 소자와 상보적으로 온·오프 동작하여 상기 제 2 제어 신호에 비례하는 크기의 제 2 출력 신호를 발생시키는 제 2 스위칭 소자와; 상기 제 1 노드에 소정의 전류를 인가하는 제 1 전류원과; 상기 제 1 제어 신호와 상기 제 2 제어 신호에 의해 공통으로 제어되어 상기 제 1 노드에 일정한 값의 전류를 인가하는 제 2 전류원을 포함하여 이루어져서, 전류원과 스위칭 소자가 연결되는 노드에 인가되는 전압의 변화폭을 감소시켜서 내잡음 특성과 응답 속도를 향상시키는 효과를 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a current control switch circuit, the first output signal having a magnitude proportional to the first control signal by being turned on and off by a first control signal having one end connected to a power supply voltage terminal and having a predetermined voltage level. A first switching element for generating a; One end is connected to the power supply voltage terminal in parallel with the first switching element and the other end is connected to the other end of the first switching element to form a first node, and the second control signal has a predetermined voltage level. A second switching element for generating a second output signal having a magnitude proportional to the second control signal by on / off operation complementary to the first switching element; A first current source for applying a predetermined current to the first node; And a second current source commonly controlled by the first control signal and the second control signal to apply a constant value of current to the first node, thereby providing a voltage applied to a node to which the current source and the switching element are connected. It provides the effect of improving the noise resistance and response speed by reducing the change width.
Description
본 발명은 전류 제어 스위치 회로에 관한 것으로, 특히 내잡음 특성과 응답 속도를 향상시킨 전류 제어 스위치 회로에 관한 것이다.The present invention relates to a current control switch circuit, and more particularly, to a current control switch circuit having improved noise resistance and response speed.
전류 제어 스위치 회로는 차동 입력 신호에 의해 제어되어 상보 신호를 출력하는 회로이다.The current control switch circuit is a circuit that is controlled by a differential input signal and outputs a complementary signal.
도 1은 종래의 전류 제어 스위치 회로를 나타낸 회로도로서, 다음과 같이 구성되어 있다.1 is a circuit diagram showing a conventional current control switch circuit, which is configured as follows.
트랜지스터(Q1)의 콜렉터에는 저항(R1)을 경유하여 전원 전압(VCC)이 인가되고, 베이스에는 입력 신호(VIN1)가 입력되며, 상기 콜렉터에서 출력 신호(VOUT1)를 발생시킨다.The power supply voltage V CC is applied to the collector of the transistor Q1 via the resistor R1, the input signal V IN1 is input to the base, and the output signal V OUT1 is generated by the collector.
트랜지스터(Q2)의 콜렉터에는 저항(R2)을 경유하여 상기 전원 전압(VCC)이 인가되고, 베이스에는 입력 신호(VIN2)가 입력되며, 에미터는 상기 트랜지스터(Q1)의 에미터에 연결되어 노드(N1)를 형성하고, 상기 콜렉터에서 출력 신호(VOUT2)를 발생시킨다.The power supply voltage V CC is applied to the collector of the transistor Q2 via the resistor R2, the input signal V IN2 is input to the base, and the emitter is connected to the emitter of the transistor Q1. A node N1 is formed, and the collector generates an output signal V OUT2 .
트랜지스터(Q3)는 상기 노드(N1)에 콜렉터가 연결되고, 베이스에는 바이어스 전압(Vbias)이 입력되며, 에미터가 접지되어 상기 노드(N1)에 전류를 공급하는 전류원으로 동작한다.The transistor Q3 is connected to a collector at the node N1, a bias voltage V bias is input at the base, and an emitter is grounded to operate as a current source for supplying current to the node N1.
위의 설명에서 언급한 두개의 입력 신호(VIN1~VIN2)는 차동 입력 신호로써, 입력 신호(VIN1~VIN2)의 차(差)에 따라 상보 신호인 두 개의 출력 신호(VOUT1~VOUT2)를 발생시킨다.The two input signals V IN1 to V IN2 mentioned in the above description are differential input signals, and two output signals V OUT1 to V complementary signals according to the difference between the input signals V IN1 to V IN2 . V OUT2 ).
도 2는 종래의 전류 제어 스위치 회로의 동작 특성을 나타낸 파형도로서, 도 2(A)는 입력 신호(VIN1~VIN2)에 따른 출력 신호(VOUT1~VOUT2)의 변화를 나타낸 도면이고, 도 2(B)는 상술한 도 1의 노드(N1)에 인가되는 전압의 변화를 나타낸 도면이다.FIG. 2 is a waveform diagram illustrating an operation characteristic of a conventional current control switch circuit, and FIG. 2A is a diagram illustrating a change in output signals V OUT1 to V OUT2 according to input signals V IN1 to V IN2 . 2B is a diagram illustrating a change in voltage applied to the node N1 of FIG. 1 described above.
도 2(A)의 가로축에 나타낸 입력 신호(VIN)는 두 개의 입력 신호(VIN1~VIN2)의 상대적인 값을 나타내며, 기준 전압(VR)을 중심으로 하여 음(-)의 값과 양(+)의 값으로 변화함에 따라 두 개의 출력 신호(VOUT1~VOUT2)는 각각 로우 레벨 출력 전압(VOL)과 하이 레벨 출력 전압(VOH) 사이를 천이하게 된다.The input signal V IN shown on the horizontal axis of FIG. 2A represents a relative value of the two input signals V IN1 to V IN2 , and has a negative value with respect to the reference voltage V R. As the positive value changes, the two output signals V OUT1 to V OUT2 transition between the low level output voltage V OL and the high level output voltage V OH , respectively.
상기 두 출력 신호(VOUT1~VOUT2)가 로우 레벨의 상태에서 하이 레벨로 천이하기 시작하는 시점은 입력 신호(VIN)가 로우 레벨 입력 전압(VIL)으로 될 때이다.The time point at which the two output signals V OUT1 to V OUT2 start to transition from the low level to the high level is when the input signal V IN becomes the low level input voltage V IL .
반대로 출력 신호(VOUT1~VOUT2)가 하이 레벨에서 로우 레벨로 천이하여 확실한 로우 레벨로 되는 시점은 입력 신호(VIN)가 하이 레벨 입력 전압(VIH)으로 될 때이다.On the contrary, the point at which the output signals V OUT1 to V OUT2 transition from the high level to the low level to a certain low level is when the input signal V IN becomes the high level input voltage V IH .
도 1에서 입력 신호(VIN1)가 다른 입력 신호(VIN2)보다 큰 경우에는 트랜지스터(Q1)의 콜렉터 전류가 트랜지스터(Q2)의 콜렉터 전류보다 커져서, 출력 신호(VOUT1)가 하이 레벨로 되며, 만일 입력 신호(VIN2)가 더 크다면 출력 신호(VOUT2)가 하이 레벨로 된다.In FIG. 1, when the input signal V IN1 is larger than the other input signal V IN2 , the collector current of the transistor Q1 becomes larger than the collector current of the transistor Q2, so that the output signal V OUT1 becomes a high level. If the input signal V IN2 is larger, the output signal V OUT2 becomes a higher level.
이때 노드(N1)의 전압을 도 2를 참조하여 살펴보면 다음과 같다.In this case, the voltage of the node N1 will be described with reference to FIG. 2.
두 개의 출력 신호(VOUT1~VOUT2)가 확실한 로우 레벨 출력 전압(VOL) 또는 확실한 하이 레벨 출력 전압(VOH)의 상태에서는 노드 전압(VN1)이 하이 레벨 출력 전압(VOH)에서 트랜지스터(Q1~Q2)의 베이스-에미터 전압 강하(VBE)를 뺀 전위(즉, VOH-VBE)와 같다.When the two output signals (V OUT1 to V OUT2 ) are at a certain low level output voltage (V OL ) or a certain high level output voltage (V OH ), the node voltage (V N1 ) is at high level output voltage (V OH ) It is equal to the potential (ie, V OH -V BE ) minus the base-emitter voltage drop (V BE ) of the transistors Q1-Q2.
그러나 상기 두 출력 신호(VOUT1~VOUT2)가 반대 위상으로 천이하는 구간에서는 일시적으로 전위가 낮아지게 되는데, 그 이유는 다음과 같다.However, in the period where the two output signals V OUT1 to V OUT2 transition to opposite phases, the potential becomes low temporarily, for the following reason.
만일, 트랜지스터(Q1)의 콜렉터 전위가 감소하게 되면 에미터 전류도 함께 감소하므로, 이에 따라 노드(N1)의 전위가 낮아지는 것이다.If the collector potential of the transistor Q1 decreases, the emitter current also decreases, thereby lowering the potential of the node N1.
다음으로 트랜지스터(Q2)의 콜렉터 전류가 증가하기 시작하여 에미터 전류 역시 증가하면 노드(N1)의 전위도 함께 상승하여 종전의 전위(VOH-VBE)까지 회복되는 것이다.Next, when the collector current of the transistor Q2 starts to increase and the emitter current also increases, the potential of the node N1 also increases to recover to the previous potential (V OH -V BE ).
이와 같은 노드 전압(VN1)의 변화량을 ΔV1이라고 할 때, 상기 ΔV1은 다음과 같이 표현된다.When the amount of change in the node voltage V N1 is ΔV1, ΔV1 is expressed as follows.
[표현식 1]Expression 1
위의 표현식 1에서 VT는 열전압으로서 일반적인 상온에서 약 26mV로 정의하며, VSWING1은 도 2(A)에서 나타낸 바와 같이 상기 두 개의 출력 신호(VOUT1~VOUT2)의 차의 최대값을 의미한다.In expression 1 above, V T is a thermal voltage and is defined as about 26 mV at normal room temperature, and V SWING1 is the maximum value of the difference between the two output signals V OUT1 to V OUT2 as shown in FIG. it means.
일례로 VSWING1을 200mV로 설계하였다면, ΔV1은 약 92mV가 되는 것이다.For example, if V SWING1 is designed to be 200mV, ΔV1 is about 92mV.
이와 같은 특징을 나타내는 노드(N1)에는 전류원, 즉 트랜지스터(Q3)의 콜렉터가 연결되는데, 상기 트랜지스터(Q3)의 콜렉터와 베이스 사이에는 다이오드 접합에 의한 기생 용량(CP1)이 존재한다.The node N1 exhibiting this characteristic is connected to a current source, that is, a collector of the transistor Q3, and there is a parasitic capacitance C P1 due to a diode junction between the collector and the base of the transistor Q3.
이때 상술한 노드 전압(VN1)이 변화가 상기 기생 용량(CP1)을 통하여 상기 바이어스 전압(Vbias)에 잡음으로 작용하게 된다. 따라서 상기 바이어스 전압(Vbias)을 공유하는 다른 회로의 동작 특성을 열화시킬 수 있다.In this case, the change of the node voltage V N1 described above acts as a noise to the bias voltage V bias through the parasitic capacitance C P1 . Therefore, the operating characteristics of other circuits sharing the bias voltage V bias may be degraded.
또한 상술한 노드 전압(VN1)이 일시적으로 낮아졌다가 다시 종전의 전위로 회복하는데 소요되는 시간 지연이 응답 속도를 떨어뜨리는 요인이 되는 것이다.In addition, the above-described time delay for the node voltage V N1 is temporarily lowered and then restored to the previous potential becomes a factor of slowing down the response speed.
따라서 본 발명은 전류원과 스위칭 소자 사이에 인가되는 전압의 변화폭을 감소시켜서 내잡음 특성과 응답 속도를 향상시키도록 하는데 그 목적이 있따.Therefore, an object of the present invention is to reduce the change in voltage applied between the current source and the switching element to improve the noise resistance and response speed.
도 1은 종래의 전류 제어 스위치 회로를 나타낸 회로도.1 is a circuit diagram showing a conventional current control switch circuit.
도 2는 종래의 전류 제어 스위치 회로의 동작 특성을 나타낸 파형도.2 is a waveform diagram showing the operation characteristics of a conventional current control switch circuit.
도 3은 본 발명의 전류 제어 스위치 회로를 나타낸 회로도.3 is a circuit diagram showing a current control switch circuit of the present invention.
도 4는 본 발명의 전류 제어 스위치 회로의 동작 특성을 나타낸 파형도.Figure 4 is a waveform diagram showing the operating characteristics of the current control switch circuit of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
Q1~Q7 : 바이폴라 트랜지스터R1~R6 : 저항Q1 to Q7: Bipolar transistors R1 to R6: Resistance
CP1~CP2: 기생 용량VOH: 하이 레벨 출력 전압C P1 to C P2 : Parasitic capacitance V OH : High level output voltage
VOL: 로우 레벨 출력 전압VIH: 하이 레벨 입력 전압V OL : low level output voltage V IH : high level input voltage
VIL: 로우 레벨 입력 전압VR : 기준 전압V IL : Low Level Input Voltage VR: Reference Voltage
VOUT1~VOUT2: 출력 전압VIN1~VIN2: 입력 신호V OUT1 to V OUT2 : Output voltage V IN1 to V IN2 : Input signal
이와 같은 목적의 본 발명은 전원 전압 단자에 일단이 연결되며 소정의 전압 레벨을 갖는 제 1 제어 신호에 의해 온·오프 동작하여 상기 제 1 제어 신호에 비례하는 크기의 제 1 출력 신호를 발생시키는 제 1 스위칭 소자와; 상기 제 1 스위칭 소자와 병렬로 상기 전원 전압 단자에 일단이 연결되고 타단이 상기 제 1 스위칭 소자의 타단에 연결되어 제 1 노드를 형성하며, 소정의 전압 레벨을 갖는 제 2 제어 신호에 의해 상기 제 1 스위칭 소자와 상보적으로 온·오프 동작하여 상기 제 2 제어 신호에 비례하는 크기의 제 2 출력 신호를 발생시키는 제 2 스위칭 소자와; 상기 제 1 노드에 소정의 전류를 인가하는 제 1 전류원과; 상기 제 1 제어 신호와 상기 제 2 제어 신호에 의해 공통으로 제어되어 상기 제 1 노드에 일정한 값의 전류를 인가하는 제 2 전류원을 포함하여 이루어진다.The present invention for this purpose is the first end connected to the power supply voltage terminal and the on-off operation by the first control signal having a predetermined voltage level to generate a first output signal having a magnitude proportional to the first control signal 1 switching element; One end is connected to the power supply voltage terminal in parallel with the first switching element and the other end is connected to the other end of the first switching element to form a first node, and the second control signal has a predetermined voltage level. A second switching element for generating a second output signal having a magnitude proportional to the second control signal by on / off operation complementary to the first switching element; A first current source for applying a predetermined current to the first node; And a second current source controlled in common by the first control signal and the second control signal to apply a constant value of current to the first node.
이와 같이 이루어진 본 발명의 실시예를 도 3 내지 도 4를 참조하여 설명하면 다음과 같다.An embodiment of the present invention made as described above will be described with reference to FIGS. 3 to 4.
도 3은 본 발명의 전류 제어 스위치 회로를 나타낸 회로도로서, 다음과 같이 구성된다.3 is a circuit diagram showing a current control switch circuit of the present invention, and is configured as follows.
트랜지스터(Q4)의 콜렉터에는 저항(R3)을 경유하여 전원 전압(VCC)이 인가되고, 베이스에는 입력 신호(VIN1)가 입력되며, 상기 콜렉터에서 출력 신호(VOUT1)를 발생시킨다.The power supply voltage V CC is applied to the collector of the transistor Q4 via the resistor R3, the input signal V IN1 is input to the base, and the output signal V OUT1 is generated by the collector.
트랜지스터(Q5)의 콜렉터에는 저항(R4)을 경유하여 전원 전압(VCC)이 인가되고, 베이스에는 또 다른 입력 신호(VIN2)가 입력되며, 에미터는 상기 트랜지스터(Q4)의 에미터와 연결되어 노드(N2)를 형성하고, 상기 콜렉터에서 출력 신호(VOUT2)를 발생시킨다.The power supply voltage V CC is applied to the collector of the transistor Q5 via the resistor R4, another input signal V IN2 is input to the base, and the emitter is connected to the emitter of the transistor Q4. To form node N2, and generate an output signal V OUT2 at the collector.
트랜지스터(Q6)는 상기 노드(N2)에 콜렉터가 연결되고, 베이스에는 바이어스 전압(Vbias)이 입력되며, 에미터는 접지되어 상기 노드(N2)에 소정의 전류를 공급하는 전류원으로 동작한다.The transistor Q6 has a collector connected to the node N2, a bias voltage V bias is input to the base, and the emitter is grounded to operate as a current source for supplying a predetermined current to the node N2.
직렬 연결된 두 개의 저항(R5~R6)은 전압 분배 회로를 형성하는데, 저항(R5)의 일단이 상기 트랜지스터(Q4)의 베이스에 연결되고, 또 다른 저항(R6)의 일단은 상기 트랜지스터(Q5)의 베이스에 연결되며 타단이 상기 저항(R5)의 타단과 연결되어 노드(N3)가 형성된다.Two resistors R5 to R6 connected in series form a voltage divider circuit, one end of the resistor R5 being connected to the base of the transistor Q4, and one end of the other resistor R6 being the transistor Q5. It is connected to the base of the other end is connected to the other end of the resistor (R5) to form a node (N3).
또한 상기 두 개의 저항(R1~R2)은 서로 동일한 저항값을 가져서, 상기 두 개의 트랜지스터(Q4~Q5)의 각각의 베이스에 입력되는 입력 신호(VIN1~VIN2)의 전위를 배분하여 그 중간값이 상기 노드(N3)에 출력되도록 한다.In addition, the two resistors R1 to R2 have the same resistance value, and distribute the potentials of the input signals V IN1 to V IN2 input to the respective bases of the two transistors Q4 to Q5, respectively. The value is output to the node N3.
트랜지스터(Q7)의 베이스에는 상기 노드(N3)의 신호가 입력되고, 콜렉터에는 상기 전원 전압(VCC)이 인가되며, 에미터는 상기 노드(N2)에 연결되어 상기 노드(N2)에 항상 일정한 전류를 공급하는 전류원으로 동작한다.The signal of the node N3 is input to the base of the transistor Q7, the power supply voltage V CC is applied to the collector, and the emitter is connected to the node N2 so that the current is always constant at the node N2. It acts as a current source to supply.
이와 같이 구성된 본 발명의 전류 제어 스위치 회로의 동작을 도 4를 참조하여 설명하면 다음과 같다.The operation of the current control switch circuit of the present invention configured as described above will be described with reference to FIG. 4.
도 4는 본 발명의 전류 제어 스위치 회로의 동작 특성을 나타낸 파형도로서, 도 4(A)는 입력 신호(VIN1~VIN2)에 따른 출력 신호(VOUT1~VOUT2)의 변화를 나타낸 도면이고, 도 4(B)는 상술한 도 3의 노드(N2)에 인가되는 전압의 변화를 나타낸 도면이다.4 is a waveform diagram showing the operating characteristics of the current control switch circuit of the present invention, Figure 4 (A) is a view showing a change in the output signal (V OUT1 ~ V OUT2 ) according to the input signal (V IN1 ~ V IN2 ). 4B is a diagram illustrating a change in voltage applied to the node N2 of FIG. 3 described above.
도 4(A)의 가로축에 나타낸 입력 신호(VIN)는 두 개의 입력 신호(VIN1~VIN2)의 상대적인 값을 나타내며, 기준 전압(VR)을 중심으로 하여 음(-)의 값과 양(+)의 값으로 변화함에 따라 두 개의 출력 신호(VOUT1~VOUT2)는 각각 로우 레벨 출력 전압(VOL)과 하이 레벨 출력 전압(VOH) 사이를 천이하게 된다.The input signal V IN shown on the horizontal axis of FIG. 4A represents a relative value of the two input signals V IN1 to V IN2 , and has a negative value with respect to the reference voltage V R. As the positive value changes, the two output signals V OUT1 to V OUT2 transition between the low level output voltage V OL and the high level output voltage V OH , respectively.
상기 두 출력 신호(VOUT1~VOUT2)가 로우 레벨의 상태에서 하이 레벨로 천이하기 시작하는 시점은 입력 신호(VIN)가 로우 레벨 입력 전압(VIL)으로 될 때이다.The time point at which the two output signals V OUT1 to V OUT2 start to transition from the low level to the high level is when the input signal V IN becomes the low level input voltage V IL .
반대로 출력 신호(VOUT1~VOUT2)가 하이 레벨에서 로우 레벨로 천이하여 확실한 로우 레벨로 되는 시점은 입력 신호(VIN)가 하이 레벨 입력 전압(VIH)으로 될 때이다.On the contrary, the point at which the output signals V OUT1 to V OUT2 transition from the high level to the low level to a certain low level is when the input signal V IN becomes the high level input voltage V IH .
도 3에서 입력 신호(VIN1)가 다른 입력 신호(VIN2)보다 큰 경우에는 트랜지스터(Q4)의 콜렉터 전류가 트랜지스터(Q5)의 콜렉터 전류보다 커져서, 출력 신호(VOUT1)가 하이 레벨로 되며, 만일 입력 신호(VIN2)가 더 크다면 출력 신호(VOUT2)가 하이 레벨로 된다.In FIG. 3, when the input signal V IN1 is larger than the other input signal V IN2 , the collector current of the transistor Q4 becomes larger than the collector current of the transistor Q5, so that the output signal V OUT1 becomes a high level. If the input signal V IN2 is larger, the output signal V OUT2 becomes a higher level.
이때 노드(N2)의 전압을 도 4를 참조하여 살펴보면 다음과 같다.In this case, the voltage of the node N2 will be described with reference to FIG. 4.
두 개의 출력 신호(VOUT1~VOUT2)가 확실한 로우 레벨 출력 전압(VOL) 또는 확실한 하이 레벨 출력 전압(VOH)의 상태에서는 노드 전압(VN2)이 하이 레벨 출력 전압(VOH)에서 트랜지스터(Q4~Q5)의 베이스-에미터 전압 강하(VBE)를 뺀 전위(즉, VOH-VBE)와 같다.When the two output signals (V OUT1 to V OUT2 ) are at a certain low level output voltage (V OL ) or a certain high level output voltage (V OH ), the node voltage (V N2 ) is at high level output voltage (V OH ). It is equal to the potential (ie, V OH -V BE ) minus the base-emitter voltage drop (V BE ) of transistors Q4 to Q5.
그러나 상기 두 출력 신호(VOUT1~VOUT2)가 반대 위상으로 천이하는 구간에서는 일시적으로 전위가 낮아지게 되는데, 그 이유는 다음과 같다.However, in the period where the two output signals V OUT1 to V OUT2 transition to opposite phases, the potential becomes low temporarily, for the following reason.
만일, 트랜지스터(Q4)의 콜렉터 전위가 감소하게 되면 에미터 전류도 함께 감소하므로, 이에 따라 노드(N2)의 전위가 낮아지는 것이다.If the collector potential of the transistor Q4 decreases, the emitter current also decreases, thereby lowering the potential of the node N2.
다음으로 트랜지스터(Q5)의 콜렉터 전류가 증가하기 시작하여 에미터 전류 역시 증가하면 노드(N2)의 전위도 함께 상승하여 종전의 전위(VOH-VBE)까지 회복되는 것이다.Next, when the collector current of the transistor Q5 starts to increase and the emitter current also increases, the potential of the node N2 also increases to recover to the previous potential (V OH -V BE ).
그러나 전류원으로 동작하는 상기 트랜지스터(Q7)의 베이스는 상기 노드(N3)에서 출력되는 일정한 레벨의 전압에 의해 제어되기 때문에 일정한 베이스 전류에 의한 일정한 에미터 전류가 출력된다.However, since the base of the transistor Q7, which operates as a current source, is controlled by a constant level of voltage output from the node N3, a constant emitter current by a constant base current is output.
이와 같은 트랜지스터(Q7)에서 출력되는 일정한 크기의 에미터 전류가 상기 노드(N2)에 인가되어 노드(N2)의 전위를 항상 일정한 레벨로 유지하는 것이다.The emitter current having a constant magnitude output from the transistor Q7 is applied to the node N2 to maintain the potential of the node N2 at a constant level at all times.
하지만 상기 입력신호(VIN1~VIN2)가 로우 레벨 입력 전압(VIL)과 하이 레벨 입력 전압(VIH)의 구간에서 동작할 때에 약간의 전압 강하가 발생하는데, 이와 같은 전압의 변화량 ΔV2는 다음과 같이 설명될 수 있다.However, a slight voltage drop occurs when the input signals V IN1 to V IN2 operate in the interval between the low level input voltage V IL and the high level input voltage V IH . It can be explained as follows.
만일 트랜지스터(Q7)의 전류 이득(β)이 트랜지스터(Q4~Q5)의 전류 이득(β)의 4배가 되도록 설계되었을 때, 노드 전압(VN2)의 변화량 ΔV2는 다음과 같다.If the current gain β of the transistor Q7 is designed to be four times the current gain β of the transistors Q4 to Q5, the change amount ΔV2 of the node voltage V N2 is as follows.
[표현식 2]Expression 2
위의 표현식 2에서 VT는 열전압으로서 일반적인 상온에서 약 26mV로 정의하며, VSWING2는 도 4(A)에 나타낸 바와 같이 상기 두 개의 출력 신호(VOUT1~VOUT2)의 차의 최대값을 의미한다.In Equation 2 above, V T is a thermal voltage and is defined as about 26 mV at normal room temperature, and V SWING2 is the maximum value of the difference between the two output signals V OUT1 to V OUT2 as shown in FIG. it means.
상기 VSWING2를 200mV로 설계하였다면, ΔV2은 약 55.6mV가 되는 것이다.If V SWING2 is designed to be 200 mV, ΔV2 is about 55.6 mV.
상기 ΔV2의 값 55.6mV를 상기 표현식 1의 예제의 ΔV1의 값 92mV와 비교하여 보면, 상기 ΔV2의 값이 ΔV1의 값보다 약 36.4mV, 백분율로는 약 40% 정도가 감소한 것을 알 수 있다.Comparing the value of 55.6 mV of ΔV 2 with 92 mV of ΔV 1 of the example of Expression 1, it can be seen that the value of ΔV 2 is about 36.4 mV less than the value of ΔV 1, and the percentage is reduced by about 40%.
따라서 본 발명은 전류원과 스위칭 소자 사이에 인가되는 전압의 변화폭을 감소시켜서 내잡음 특성과 응답 속도를 향상시키는 효과를 제공하는 것이다.Accordingly, the present invention provides an effect of improving the noise resistance and the response speed by reducing the change in voltage applied between the current source and the switching element.
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| KR1019970024761A KR19990001444A (en) | 1997-06-14 | 1997-06-14 | Current control switch circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970024761A KR19990001444A (en) | 1997-06-14 | 1997-06-14 | Current control switch circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990001444A true KR19990001444A (en) | 1999-01-15 |
Family
ID=65985858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970024761A KR19990001444A (en) | 1997-06-14 | 1997-06-14 | Current control switch circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990001444A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7492403B2 (en) | 2003-12-30 | 2009-02-17 | Samsung Electronics Co., Ltd. | Solid state image sensing device and driving method with sub-sampling mode and improved dynamic range |
-
1997
- 1997-06-14 KR KR1019970024761A patent/KR19990001444A/en active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7492403B2 (en) | 2003-12-30 | 2009-02-17 | Samsung Electronics Co., Ltd. | Solid state image sensing device and driving method with sub-sampling mode and improved dynamic range |
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