KR19980087172A - 반도체 웨이퍼의 에칭방법 - Google Patents

반도체 웨이퍼의 에칭방법 Download PDF

Info

Publication number
KR19980087172A
KR19980087172A KR1019980017928A KR19980017928A KR19980087172A KR 19980087172 A KR19980087172 A KR 19980087172A KR 1019980017928 A KR1019980017928 A KR 1019980017928A KR 19980017928 A KR19980017928 A KR 19980017928A KR 19980087172 A KR19980087172 A KR 19980087172A
Authority
KR
South Korea
Prior art keywords
acid
concentration
etching
hydrofluoric acid
nitric acid
Prior art date
Application number
KR1019980017928A
Other languages
English (en)
Other versions
KR100301380B1 (ko
Inventor
바우에르 테레시아
바이즈바우에르 수산네
보흐네르 한스
버글러 알프레드
Original Assignee
알뢰머
와커 실트로닉 게셀샤프트 퓌르 할브라이테르마테리아리엔 아게
게르트 켈러
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 알뢰머, 와커 실트로닉 게셀샤프트 퓌르 할브라이테르마테리아리엔 아게, 게르트 켈러 filed Critical 알뢰머
Publication of KR19980087172A publication Critical patent/KR19980087172A/ko
Application granted granted Critical
Publication of KR100301380B1 publication Critical patent/KR100301380B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02019Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P80/00Climate change mitigation technologies for sector-wide applications
    • Y02P80/30Reducing waste in manufacturing processes; Calculations of released waste quantities
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/974Substrate surface preparation

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Weting (AREA)
  • ing And Chemical Polishing (AREA)

Abstract

본 발명은 질산과 히드로플루오르산 및 선택적으로 계면활성제를 혼합시켜 얻어진 에칭혼합물과, 또 다른 히드로플루오르산 또는 또 다른 히드로플루오르산과 질산을 첨가한 에칭 혼합물로 반도체 웨이퍼를 에칭하는 방법에 관한 것이다.
농도 ≥70wt% 의 질산과 농도 50wt% 의 히드로플루오르산, 또는 농도 70wt% 의 질산과 농도 50wt% 의 히드로플루오르산을 사용하여 에칭혼합물을 제조한다.

Description

반도체 웨이퍼의 에칭방법
본 발명은 반도체 웨이퍼를 질산과 히드로플루오르산 및 선택적으로 계면활성제를 혼합시켜 얻어진 에칭혼합물(etching mixture)에 접촉시켜 에칭하는 방법에 관한 것이다.
전자부품의 기재, 예로서 실리콘 반도체 웨이퍼 등 반도체 웨이퍼는 일련의 가공공정에 의해 로드형상 단결정에서 얻어진다.
첫째로, 그 단결정을 톱질하여 웨이퍼로 형성한다.
그 결과 얻어진 반도체 웨이퍼 표면에 근접한 결정영역은 와이어(wire)또는 환상톱에 의해 약 80㎛ 의 길이까지 손상을 받는다.
이와같은 손상은 일반적으로 기계적인 표면처리, 예로서 웨이퍼의 래핑(lappings)또는 연마(polishing)에 의해 감소되었다.
그 다음으로 또 다른 실리콘층의 습식화합적방법에 의한 제거로 그 손상이 거의 완전하게 제거되었으며, 마이크조도(microroughness)와 반사율(reflectivity)등 일정한 표면 파라미터를 가진 정밀한 제조를 하였다.
그 에칭(etching)의 목적은 가급적 평면이 평행하여(plane-parallel)결함이 없도록 하며, 마이크로 조도(microroughness)가 낮고 반사율이 낮도록 하는데 있다.
그 에칭방법은 산성매질중에서 실시할 때 질산을 산화제로, 히드로플루오르산을 용해제로, 선택적으로는 계면활성제와 함께 자주 사용하였다.
이와같은 방법은 예로서 특허문헌 USP 5,451,267 에 기재되어 있다.
상기 산을 사용할 때, 이들 산의 폐기는 환경친화성이 있어야 할 필요가 있으며, 실제적으로 코스트의 발생에 유념해야 한다.
따라서, 그 목적은 그 산의 소비를 감소시킬수 있고 동시에 에칭결과의 손상을 허용함이 없는 방법을 얻는데 있다.
본 발명은 질산과 히드로플루오르산 및 선택적으로 계면활성제를 혼합시켜 얻어지며, 또 다른 히드로플루오르산 또는 또 다른 히드로플루오르산과 질산을 계면활성제에 첨가시킨 에칭혼합물로 반도체 웨이퍼를 에칭하는 방법에 있어서, 농도 ≥70wt% 의 질산과 농도 50wt% 의 히드로플루오르산, 또는 농도 70wt% 의 질산 및 농도 50wt% 의 히드로플루오르산을 사용하여 에칭혼합물을 제조함으로써 본 발명의 목적이 달성된다.
종래의 통상적인 농도보다 더 농도가 높은 형태로 사용한 산(acids)중에서 최소한 하나를 포함한 에칭혼합물을 사용함으로서, 에칭하는 옥조수명(bath life)을 상당히 연장할 수 있다.
이것은 그 에칭혼합물을 대치시켜 폐기물로 폐기하기에 앞서 실제적으로 더 많은 반도체웨이퍼를 에칭할 수 있다는 것을 의미한다.
이것은 그 산 농도의 작용상에서 볼 때 코스트가 증가되나, 산을 절약하여 그 에칭처리와 관련된 코스트가 감소된다.
용어 욕조수명(bath life)은 그 에칭혼합물을 사용하여 반도체웨이퍼를 에칭할 수 있는 시간(timu interuad)을 의미한다.
이것은 에칭한 반도체웨이퍼의 마이크로조도(microroughness)와 반사율이 소정의 허용 오차범위내에 있으며, 금속, 입자 및 헥사플루오로규산을 가진 에칭혼합물의 오염이 소정치를 초과하지 아니한 경우이다.
특히, 농도 73~98wt% 의 질산과, 농도 60~95wt% 의 히드로플루오르산을 사용하여 에칭혼합물을 제조할 경우 그 옥조수용의 연장이 가능하다.
또, 마이크로조도 및 반사율의 값은 에칭한 반도체 웨이퍼의 경우 그 에칭혼합물을 제조하기 위하여 사용한 질산의 농도에 따라 좌우되는 것으로 확인되었다.
이들의 값이 모두 더 바람직할 경우 사용한 질산은 그 농도가 더 높다.
위에서 설명한 소정범위내에서 농도가 비교적 낮은 질산을 포함한 에칭혼합물이 사용될 경우라도 조도(roughness)와 명도(brightness)값이 적합한 반도체웨이퍼가 얻어진다.
따라서, 에칭혼합물을 제조하기 위하여 가급적 농도가 진한 질산을 사용하여, 반도체 웨이퍼에서 제거하는 반도체 재료를 감소시킴으로써 반도체 웨이퍼의 마이크로조도와 반사율의 값이 통상의 값과 비교하여 감소되지 않는다.
전체적으로 볼 때, 그 결과 반도체 재료를 상당히 절약할 수 있다.
특히, 농도 80wt% 의 질산과 농도 70wt% 의 히드로플루오르산을 혼합시켜 얻어진 에칭혼합물의 사용이 바람직하다.
이 에칭혼합물을 사용하여, 마이크로조도 및 반사율의 값은 ⅓ 정도 더 많이 반도체 재료의 제거가 필요한 통상의 방법에 의해 얻어진 값과 동일한 반도체 웨이퍼를 얻을수 있다.
동일하게, 농도 70wt% 의 질산과 농도 85wt% 의 히드로 플루오르산을 혼합시켜 얻어진 에칭혼합물을 사용하여 욕조 수명을 연장시키는 것에 대해서는 좋은 결과가 얻어지나, 실리콘의 절약에 대해서는 좋은 결과가 얻어지지 않는다.
그 에칭을 더 향상시키기 위하여, 또 다른 히드로플루오르산 또는 또 다른 질산과 히드로플루오르산을 그 에칭 혼합물에 첨가하였다.
그 첨가한 또 다른 산은 에칭혼합물을 제조하기 위하여 사용한 그 대응되는 산과 동일한 농도를 갖는 것이 바람직하다.
그 에칭 혼합물에 사용되는 질산 및 히드로플루오르산은 또 다른 첨가에 의해, 그리고 에칭할 때 생성된 물에 의해 희석시킬수 있다.
따라서, 또 다른 히드로플루오르산 또는 또 다른 히드로플루오르산 및 질산을 첨가시켜, 첨가한 그 또 다른 산이 에칭혼합물을 제조하기 위하여 사용되는 그 대응되는 산 보다 5-10% 더 농도가 높아 이와같은 희석효과를 상쇄시키는 것이 특히 바람직하다.
물론, 그 에칭혼합물의 산(acids)의 농도는 이 경우 선택할 필요가 있어 농도가 더 높은 진한 산을 첨가할 수도 있다.
이 방법은 욕조 수명을 연장할 뿐만 아니라, 에칭한 반도체웨이퍼의 마이크로 조도(microroughness)와 반사율의 값에 대한 플러스(+)효과를 기대이상으로 가진다.
이들 값의 변동 범위가 더 협소하게 되어 반도체 웨이퍼의 품질이 더 향상된다.
이 효과는 또 다른 첨가 이외에 그 에칭 혼합물의 일정한 용량을 대치시킴으로써 더 향상시킬수 있다.
그 실리콘 웨이퍼의 소정의 표면상태에 있어서, 그 반도율 값은 산농도에 따라 28~40% 의 범위에서 본 발명에 의한 처리공정으로 얻어진다.
0.15㎛~0.13㎛ 사이의 값은 마이크로조도(microrughness)Ra로 측정하였다.
종래기술에 의한 에칭 처리의 경우, 반도체웨이퍼는 불과 15~20% 의 반사율값과, 마이크로조도 0.17㎛~0.25㎛ 이며, 에칭제거는 동일하나 산농도가 낮다.
종래기술에 의해 에칭 혼합물로 실리콘웨이퍼를 처리한 두 가지 대비 실시예를 본 발명에 의한 반도체 웨이퍼의 처리실시예와 아래에서 비교한다.
에칭한 표면의 반사율을 반사율계(relfectometer)로 측정하며 연마 실리콘 웨이퍼를 기준으로 하여 반사율 100%을 가진다.
마이크로 조도 Ra는 페토미터(perthometer)(필터0.8㎛ ,측정통로 4.8㎛ )로 측정하였다.
그 실리콘웨이퍼의 등고도선(isohypse)상에서 각각 3개지점에서 측정하였다.
그 측정치는 5개의 실리콘웨이퍼의 평균치이다.
5개의 반도체 웨이퍼를 각각의 경우 서로다른 3종의 에칭처리를 하였다.
이들의 처리에서, 에칭에 의해 제거한 반도체재료, 질산 및 히드로플루오르산의 농도는 변화가 있었다.
첨가한 계면활성제의 양과 기타처리 파라미터 전체(온도,시간등)는 일정하게 유지하였다.
그 결과를 표 1 에 요약한다.
그 측정치에 의해, 반사율의 증가와 마이크로조도의 감소는 에칭에 의해 제거한 반도체 재료를 증가시키거나 (대비실시예 1 과 대비실시예 2 의 대비), 본 발명에 의해 농도가 더 높은 진한산 또는 농도가 더 높은 진한 산 혼합물을 사용하여(대비실시예 2 와 실시예 3 의 대비)얻을수 있음을 나타낸다.
종래기술에 의한 처리방법으로 하여 이와같은 결과는 에칭에 의해 제거한 반도체 재료를 증가시킴으로써 얻을수 있다.
그러나, 이것은 초순수 실리콘이 상실되고 산소비가 증가되므로 피해야 한다.
대비실시예 2 와 실시예 3 의 측정치 대비에서, 본 발명에 의한 실리콘웨이퍼 처리의 경우, 반사율과 마이크로조도가 분명하게 향상되었음을 나타낸다.
[표 1]
에칭처리의 변화에 따르는 반사율 및 마이크로조도
대비실시예1 대비실시예2 대비실시예3
에칭혼합물 제조시 HNO3의농도 [wt%] 70 70 80
에칭혼합물 제조시 HF 의농도 [wt%] 50 50 70
에칭에 의해 제거한 반도체재료 Z[㎛] 30 20 20
반사율[%] 38 18 37
마이크로조도 R3[㎛] 0.14 0.16 0.14
농도가 높은 진한 에칭혼합물을 사용한 결과, 그 욕조 수명은 상당히 연장됨과 동시에 에칭에 의해 제거한 반도체 재료의 양이 감소되므로 표면의 품질이 높은 상태에서 일정하게 되었다.
선택한 농도가 어느정도 높으냐에 따라 그 욕조수명을 2~3 의 팩터(factor)에 의해 연장시킬수 있고 제거한 실리콘의 양은 ⅓ 정도 감소시킬수 있다.
그 결과, 초순수 실리콘을 크게 절약하며, 산소비를 감소시킨결과, 환경 오염을 현저하게 감소시킨다.
표 2 에서는 본 발명에 의해 산농도를 다르게 하여 반도체 웨이퍼를 처리한 8가지의 실시예(B1~B8)를 나타낸다.
종래기술에 의한 에칭 처리에서 농도 70wt% 의 질산과 농도 50wt% 의 히드로 플루오르산을 혼합하여 에칭혼합물을 제조하여 대비실시예 (V)로 하였다.
산의 소비량과 에칭욕조에서 반도체 웨이퍼를 제거할때의 상실량에 따라 또 다른 첨가를 실시하였다.
[표 2]
농도가 높은 진한산의 사용에 따르는 욕조 수명의 연장
HNO3농도 *[wt%] HF 농도 *[wt%] 첨가한 또 다른HNO3* 의 농도[wt%] 첨가한 또 다른HF* 의 농도[wt%] 욕조 수명연장팩터
C 70 50 70 50 1
E1 70 70 70 70 1.6
E2 70 85 70 85 2
E3 70 100 70 100 2.5
E4 75 70 75 70 2.4
E5 85 50 85 50 2.4
E6 85 60 85 60 2.8
E7 85 70 85 70 3.9
E8 80 70 80 70 3.1
*각각의 성분
표 1 및 표 2에서 명백한바와같이, 본 발명에 의한 방법에 의해
에칭에 의해 제거한 반도체 웨이퍼의 량을 동시에 감소시킴으로써 표면특성을 향상시킬수 있고 욕조수명을 연장시킬수 있다.

Claims (5)

  1. 질산과 히드로플루오르산 및 선택적으로 계면활성제를 혼합시켜 얻어진 에칭혼합물과 또 다른 히드로플루오르산 또는 또 다른 히드로플루오르산 및 질산을 첨가한 에칭혼합물로 반도체 웨이퍼를 에칭하는 방법에 있어서, 농도 ≥70wt% 의 질산과 농도 50wt% 의 히드로플루오르산, 또는 농도 70wt% 의 질산과 농도 50wt% 의 히드로플루오르산을 사용하여 에칭혼합물을 제조함을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 농도 73-98wt% 의 질산과 농도 ≥60~95wt% 의 히드로플루오르산을 사용하여 에칭혼합물을 제조함을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 또 다른 히드로플루오르산 또는 또 다른 히드로플루오르산과 질산을 첨가시키며 첨가한 또 다른 산은 에칭혼합물을 제조하기 위하여 사용되는 그 대응되는 산과 동일한 농도를 가짐을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 또 다른 히드로플루오르산 또는 또 다른 플루오르산 및 질산을 첨가시키며, 첨가하는 그 또 다른 산은 에칭혼합물을 제조하기 위하여 사용되는 그 대응하는 산보다 5-10% 더 농도가 높음을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 또 다른 첨가 이외에 그 에칭혼합물의 일정한 용량을 대치시킴을 특징으로 하는 방법.
KR1019980017928A 1997-05-22 1998-05-19 반도체웨이퍼의에칭방법 KR100301380B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19721493A DE19721493A1 (de) 1997-05-22 1997-05-22 Verfahren zum Ätzen von Halbleiterscheiben
DE19721493.2 1997-05-22

Publications (2)

Publication Number Publication Date
KR19980087172A true KR19980087172A (ko) 1998-12-05
KR100301380B1 KR100301380B1 (ko) 2001-11-30

Family

ID=7830223

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980017928A KR100301380B1 (ko) 1997-05-22 1998-05-19 반도체웨이퍼의에칭방법

Country Status (7)

Country Link
US (1) US6046117A (ko)
EP (1) EP0884772B1 (ko)
JP (1) JPH10335304A (ko)
KR (1) KR100301380B1 (ko)
DE (2) DE19721493A1 (ko)
SG (1) SG67503A1 (ko)
TW (1) TW388931B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3772456B2 (ja) * 1997-04-23 2006-05-10 三菱電機株式会社 太陽電池及びその製造方法、半導体製造装置
US6162702A (en) * 1999-06-17 2000-12-19 Intersil Corporation Self-supported ultra thin silicon wafer process
DE10010820C1 (de) * 2000-02-29 2001-09-13 Infineon Technologies Ag Verfahren zur Regenerierung von Halbleiterscheiben
WO2001071730A1 (en) * 2000-03-17 2001-09-27 Wafer Solutions, Inc Systems and methods to reduce grinding marks and metallic contamination
JP2004503081A (ja) * 2000-06-30 2004-01-29 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド シリコンウェーハのエッチング方法
US6672943B2 (en) 2001-01-26 2004-01-06 Wafer Solutions, Inc. Eccentric abrasive wheel for wafer processing
US6632012B2 (en) 2001-03-30 2003-10-14 Wafer Solutions, Inc. Mixing manifold for multiple inlet chemistry fluids
ATE380891T1 (de) * 2001-10-24 2007-12-15 Fundacion Inasmet Produkt und verfahren zur reinigung von titanoberflächen
KR100604853B1 (ko) 2004-05-15 2006-07-26 삼성전자주식회사 산화막 제거용 식각액 및 그 제조 방법과 반도체 소자의제조 방법
TWI430348B (zh) * 2008-03-31 2014-03-11 Memc Electronic Materials 蝕刻矽晶圓邊緣的方法
JP2012509599A (ja) * 2008-11-19 2012-04-19 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 半導体ウェーハのエッジを剥離する方法及びシステム
US8940178B2 (en) * 2009-03-18 2015-01-27 E I Du Pont De Nemours And Company Textured silicon substrate and method
US8853054B2 (en) 2012-03-06 2014-10-07 Sunedison Semiconductor Limited Method of manufacturing silicon-on-insulator wafers

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7313572A (nl) * 1973-10-03 1975-04-07 Philips Nv Werkwijze voor het etsen van silicium- of ger- mplakken en halfgeleiderinrichtingen ver- igd met toepassing van deze werkwijze.
JPS5271180A (en) * 1975-12-10 1977-06-14 Mitsubishi Electric Corp Etching solution of silicon
US4540465A (en) * 1984-06-11 1985-09-10 Mcdonnell Douglas Corporation Process for continuous recovery of nitric acid/hydrofluoric acid titanium etchant
US5340437A (en) * 1993-10-08 1994-08-23 Memc Electronic Materials, Inc. Process and apparatus for etching semiconductor wafers
JPH09270400A (ja) * 1996-01-31 1997-10-14 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法

Also Published As

Publication number Publication date
US6046117A (en) 2000-04-04
EP0884772A3 (de) 1998-12-30
JPH10335304A (ja) 1998-12-18
DE19721493A1 (de) 1998-11-26
SG67503A1 (en) 1999-09-21
TW388931B (en) 2000-05-01
KR100301380B1 (ko) 2001-11-30
DE59805067D1 (de) 2002-09-12
EP0884772A2 (de) 1998-12-16
EP0884772B1 (de) 2002-08-07

Similar Documents

Publication Publication Date Title
KR100301380B1 (ko) 반도체웨이퍼의에칭방법
US7829467B2 (en) Method for producing a polished semiconductor
KR19980070026A (ko) 전자 표시 장치 및 기판용 세정 및 식각 조성물
US5472562A (en) Method of etching silicon nitride
KR101232249B1 (ko) 반도체 기판 세정액 및 반도체 기판 세정방법
US20110059570A1 (en) Process For The Rough-Etching of Silicon Solar Cells
US5310457A (en) Method of integrated circuit fabrication including selective etching of silicon and silicon compounds
US5176756A (en) Method for fabricating a semiconductor device including a step for cleaning a semiconductor substrate
Meuris et al. Implementation of the IMEC-cleaning in advanced CMOS manufacturing
US6153014A (en) Method of cleaning a silicon wafer using a standard cleaning solution
KR102309758B1 (ko) 질화티타늄막 및 텅스텐막 적층체 식각용 조성물 및 이를 이용한 반도체 소자의 식각방법
KR20050003163A (ko) 질화물 제거용 식각액 및 이를 이용한 반도체 소자의질화막 제거방법
EP1189265A1 (en) Water for storing silicon wafers and storing method
KR20050001332A (ko) 반도체 웨이퍼의 습식 화학적 표면 처리 방법
JP2004140368A (ja) エッチング液を用いてシリコンを湿式化学的に処理するための方法および装置
KR0165730B1 (ko) 산함유 유체로 반도체를 처리하는 방법
KR100415261B1 (ko) 전자표시장치및기판용세정및식각조성물
JP4437365B2 (ja) 半導体工業用シリカガラス治具およびその製造方法
KR20010089238A (ko) 개선된 예비-게이트 세척을 포함하는 방법
KR20020081923A (ko) 반도체 웨이퍼의 세정방법
KR100235944B1 (ko) 반도체소자의 세정 방법
EP0758797A1 (en) Method of etching silicon nitride
KR100220952B1 (ko) 반도체소자의 세정 방법
KR930011114B1 (ko) 반도체기판의 표면세정방법
KR970000699B1 (ko) 반응율 제한을 이용한 실리콘 기판 표면의 불순물 습식청정방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee