KR19980087011A - 지연시간을 사용해서 기술된 테스트 벤치를 클럭신호에 동기한 기술형식으로 변환하는 테스트 벤치 변환장치 및 그 변환방법 - Google Patents

지연시간을 사용해서 기술된 테스트 벤치를 클럭신호에 동기한 기술형식으로 변환하는 테스트 벤치 변환장치 및 그 변환방법 Download PDF

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노리코 마쓰오
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가네코 히사시
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Abstract

개시된 내용은, 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술 방법이 지연시간을 사용한 기술 방법인 테스트 벤치 기술을 입력하고, 파형 부분의 기술을 추출하는 파형 부분 추출부(110)와, 파형 부분 추출부(110)에 의해 추출된 파형 부분을 클럭신호에 동기한 파형으로 변환하는 파형 변환부(120)와, 파형 변환부(120)에 의해 변환된 파형에 필요한 서식을 부가해서, 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술 방법이 클럭신호에 동기한 기술 방법인 테스트 벤치 기술을 생성해서 출력하는 서식 작성부(130)를 구비한 테스트 벤치 변환장치에 관한 것이다.

Description

지연시간을 사용해서 기술된 테스트 벤치를 클럭신호에 동기한 기술형식으로 변환하는 테스트 벤치 변환장치 및 그 변환방법
본 발명은, 반도체 집적회로의 논리검증을 행하는 경우에 시뮬레이션 장치에 테스트 벡터(테스트 패턴)를 공급하는 테스트 벤치를 생성하는 기술에 관한 것으로, 지연시간을 사용해서 기술된 테스트 벤치를 클럭신호에 동기한 기술형식으로 변환하는 테스트 벤치 변환장치 및 그 변환방법에 관한 것이다.
반도체 집적회로의 논리검증을 시뮬레이션 장치를 사용해서 행하는 경우, 도 10에 도시하듯이, 테스트 벡터(1001)를, 하드웨어 기술용어에 의해 기술한 테스트 벤치(1002)로 변환해서 시뮬레이션 장치(1003)에 공급한다. 여기에서, 테스트 벤치(1002)는, 테스트 벡터(1001)를 검증대상인 회로(1004)에 공급함과 함께, 필요한 경우는 테스트 벡터(1001)중에 기대치로서 기술된 값과 목적의 출력 값과의 조합을 행하는 기능을 구비한다.
도 11은, 종래의 테스트 벤치 변환기술에 의해 변환된 테스트 벤치 기술의 예를 나타내는 도이며, 이벤트 드라이븐 시뮬레이터(event-driven simulator)에 적용하는 테스트 벤치 기술 방법을 도시한다. 종래, 테스트 벤치(1102)에 있어서 신호 값의 변화를 기술하는 방법에는, 도 11에 도시하듯이, 지연시간을 사용해서 신호 전파의 타이밍을 기술하는 순차적 기술 방법을 적용하여왔다. 이것은, 종래 시뮬레이션 장치를 주로 사용해온 이벤트 드라이븐 시뮬레이터(1101)에 의한 처리가, 입력신호의 전파를 시간 순으로 계산해서 기억해 가는 순차적 처리인 것에 기인한다.
그러나, 근래에는 반도체 집적회로의 대규모화에 따라서, 고속처리를 특징으로 하는 논리검증 시스템이 개발되고 있다. 이러한 종류의 검증 시스템에는, 사이클 베이스 시뮬레이터와 하드웨어 에물레이터가 있다. 사이클 베이스 시뮬레이터는, 회로 내의 소자를 구동하는 클럭신호의 변화점만으로 회로 내부의 상태를 평가해서 고속처리를 가능하게 하는 시뮬레이션 장치이다. 또한, 하드웨어 에물레이터는, 검증대상이 되는 회로와 논리적으로 등가인 회로를 하드웨어 상에 구축해서, 하드웨어 상에서 평가를 행하여 고속처리를 가능하게 하는 시뮬레이션 장치이다. 이러한 검증 시스템에서는, 고속처리를 가능하게 하기 위해서, 지금까지의 지연시간을 사용한 순차적 기술 방법과 다르며, 신호전파의 타이밍을 전부 클럭신호에 동기 시킨 기술 방법으로 기재된 테스트 벤치가 필요하다.
도 12는, 사이클 베이스 시뮬레이터를 사용한 논리검증 시스템에 적용하는 테스트 벤치 기술을, 하드웨어 기술용어의 일종인 Verilog-HDL를 예로서 모식적으로 나타내는 도이다. 또, 논리검증 시스템으로서 하드웨어 에미레이터를 사용한 경우에도, 동일한 형태의 클럭신호에 동기한 테스트 벤치 기술을 사용하는 것은 말할 필요도 없다.
도 12에 도시하는 사이클 베이스 시뮬레이터(1201)의 동작에 있어서, 클럭신호의 1주기가 종료하는 시점을 시간축 상의 최소단위로 하였다. 그리고, 이 최소 시간 단위에 있어서의 동작, 즉 클럭신호의 변화점만이 신호전파의 대상시각이 된다. 따라서, 검증에 사용하는 테스트 벤치는, 클럭신호를 변화하는 타이밍에서 다른 입력단자에 주어지는 신호도 변화하듯이 테스트 벡터를 대상회로에 공급하는 테스트 벤치 기술이 아니면 올바른 평가가 되지 않는다. 이것에 대해서, 종래의 이벤트 드라이븐 시뮬레이터(1101)에 있어서의 처리는, 상술했듯이, 입력신호의 전파를 시간 순으로 계산해서 기억해 가는 순차적 처리이기 때문에, 검증에 사용하는 테스트 벤치(1102)는, 지연시간 표현을 사용해서 순차적으로 기술된다. 즉, 사이클 베이스 시뮬레이터(1201)에 대한 테스트 벤치(1202)가 클럭신호에 동기한 기술 방법으로 기술되어 있는 것에 반해서, 종래의 이벤트 드라이븐 시뮬레이터(1101)에 대한 테스트 벤치(1102)는 지연시간을 사용한 순차 기술 방법으로 기술되어 있기 때문에, 양 테스트 벤치(1102, 1202)에 호환성이 없다. 따라서, 사이클 베이스 시뮬레이터(1201)로 논리검증을 행하는 설계자는, 종래의 테스트 벤치(1102)와는 별개로, 새로운 클럭신호에 동기한 테스트 벤치(1202)를 수작업으로 작성할 필요가 있었다.
상술한 대로, 종래의 이벤트 드라이븐 시뮬레이터에 사용되는 테스트 벤치는, 지연시간을 사용한 순차적 기술 방법으로 기술되어 있다. 이 때문에, 사이클 베이스 시뮬레이터와 이벤트 드라이븐 시뮬레이터와 같이, 클럭신호에 동기한 테스트 벤치를 필요로 하는 검증 시스템에 있어서 논리검증을 행하는 때에, 당해 기존의 테스트 벤치를 이용할 수 없다.
따라서, 설계자는, 클럭신호에 동기한 테스트 벤치를 필요로 하는 경우에는, 항상 테스트 벤치를 새롭게 작성하던가, 또는 기존의 테스트 벤치를 수작업으로 다시 기재하지 않으면 안되며, 막대한 노력과 시간을 들이는 것을 강제하고 있었다. 이 때문에, 회로검증의 전 준비에 많은 노력과 시간을 필요로 하며, 그 결과로서, 고속처리를 특징으로 하는 검증 시스템의 특성을 충분히 살릴 수 없으며, 검증에 걸리는 기간이 증대하게 되었다.
본 발명의 목적은, 지연시간을 사용한 기술 방법에 의해 순차 기술된 테스트 벤치를, 클럭신호에 동기한 기술 방법으로 변환하는 것에 의해, 설계자에 의한 테스트 벤치의 작성에 필요한 시간과 노력을 배제하고, 효율적으로 반도체 집적회로의 논리검증을 행하는 것을 가능하게 하는 테스트 벤치 변환장치 및 그 변환방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 상기의 목적에 부가해서, 테스트 벤치의 변환을 기계적으로 행하는 것에 의해, 변환 시에 생기는 기술상의 오류를 방지할 수 있는 테스트 벤치 변환장치 및 그 변환방법을 제공하는데 있다.
도 1은 본 발명의 일 실시예에 의한 테스트 벤치 변환장치의 구성을 나타내는 블록도이며,
도 2는 본 실시예의 동작을 나타내는 플로우 차트이며,
도 3은 VHDL에 의해 기술된 테스트 벤치 기술의 변환 예를 나타내는 도이며,
도 4는 Verilog HDL에 의해 기술된 테스트 벤치 기술의 변환 예를 나타내는 도이며,
도 5는 파형 변환의 모양을 나타내는 도이며, 신호의 변화점을 클럭신호의 상승 위치에 일치시킨 모양을 나타내는 도이며,
도 6은 테스트 벤치 기술과 패턴기술을 사용해서 클럭신호에 동기한 테스트 벤치 기술을 생성하는 예를 나타내는 도이며,
도 7은 파형 변환의 모양을 나타내는 도이며, 신호의 변화점을 클럭신호의 상승 위치에 일치시킨 모양을 나타내는 도이며,
도 8은 지연시간을 사용해서 기술된 테스트 패턴의 변화점을 클럭신호의 변화점에 일치시킨 모양을 나타내는 도이며,
도 9는 지연시간을 사용해서 기술된 테스트 패턴의 변화점을 클럭신호의 변화점에 일치시키는 수법을 나타내는 도이며,
도 10은 테스트 벡터로부터 테스트 벤치 기술을 생성해서 시뮬레이션 장치에 공급하는 모양을 나타내는 개략도이며,
도 11은 이벤트 드라이븐 시뮬레이터에 테스트 벤치 기술을 공급하는 모양을 나타내는 도이며,
도 12는 사이클 베이스 시뮬레이터에 테스트 벤치 기술을 공급하는 모양을 나타내는 도이다.
상기 목적을 달성하는 본 발명은,
검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술 방법이 지연시간을 사용한 기술 방법인 테스트 벤치 기술을 입력하고, 테스트 벤치 기술로부터 파형의 기술을 추출하는 파형 추출수단과,
상기 파형 부분 추출수단에 의해 추출된 상기 파형을 클럭신호에 동기한 파형으로 변환하는 파형 변환수단과,
상기 파형 변환수단에 의해 변환된 파형에 필요한 서식을 부가해서, 상기 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술 방법이 클럭신호에 동기한 기술 방법인 테스트 벤치 기술을 생성해서 출력하는 서식작성수단을 포함하는,
반도체 집적회로의 논리검증을 행하는 시뮬레이션 장치에 테스트 벡터를 공급하기 위한 하드웨어 기술용어로 기술된 테스트 벤치를, 기존의 테스트 벤치의 기술 방법을 변환하는 것에 의해 생성하는 테스트 벤치 변환장치이다.
바람직한 태양에서는, 상기 파형 변환수단이, 상기 파형 부분 추출수단에 의해 추출된 상기 파형 부분 중, 클럭신호의 파형을 검출하는 클럭 파형 검출수단과, 변환대상인 상기 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작에 대응하는 파형 부분을 검출하고, 해당 파형 부분을 어떻게 해서 상기 클럭신호의 파형과 일치시키는가를 결정하는 파형 평가수단과, 상기 파형 평가수단에 의한 결정내용에 기초해서 상기 클럭신호에 동기한 파형을 생성하는 파형 생성수단을 구비한다.
바람직한 태양에서는, 상기 서식작성수단이, 클럭신호의 상승을 카운트하는 카운터를 작성하고, 해당 카운터를 지연시간과 교체해서, 신호의 전파기술을 생성한다.
다른 바람직한 태양에서는, 상기 파형 변환수단이, 상기 파형 부분 추출수단에 의해 추출된 상기 파형 부분 중, 클럭신호의 파형을 검출하는 클럭 파형 검출수단과, 변환대상인 상기 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작에 대응하는 파형 부분을 검출하고, 해당 파형 부분을 어떻게 해서 상기 클럭신호의 파형과 일치시키는가를 결정하는 파형 평가수단과, 상기 파형 평가수단에 의한 결정내용에 기초해서 상기 클럭신호에 동기한 파형을 생성하는 파형 생성수단을 구비해서, 상기 서식작성수단이, 클럭신호의 상승을 카운트하는 카운터를 작성하고, 해당 카운터를 지연시간과 교체로서, 신호의 전파기술을 생성한다.
상기 목적을 달성하기 위한 제 2의 본 발명은,
검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술 방법이 지연시간을 사용한 기술 방법인 테스트 벤치 기술을 입력하고, 파형 부분의 기술을 추출하는 단계,
추출된 상기 파형 부분 중, 클럭신호의 파형을 검출하는 단계,
변환대상인 상기 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작에 대응하는 파형 부분을 검출하고, 해당 파형 부분을 어떻게 해서 상기 클럭신호의 파형과 일치시키는가를 결정하는 단계,
상기 결정내용에 기초해서 상기 클럭신호에 동기한 파형을 생성하는 단계,
생성된 상기 파형에 필요한 서식을 부가해서, 상기 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술 방법이 클럭신호에 동기한 기술 방법인 테스트 벤치 기술을 생성해서 출력하는 단계를 포함하는,
반도체 집적회로의 논리검증을 행하는 시뮬레이션 장치에 테스트 벡터를 공급하기 위한 하드웨어 기술용어로서 기술된 테스트 벤치를, 기존의 테스트 벤치의 기술 방법을 변환하는 것에 의해 생성하는 테스트 벤치 변환방법이다.
바람직한 태양에서는, 상기 서식부가단계가, 클럭신호의 상승을 카운트하는 카운터를 작성하는 단계와, 상기 카운터를 지연시간과 교체해서, 신호의 전파 기술을 생성하는 단계를 구비한다
상기 목적을 달성하는 제 3의 본 발명은, 반도체 집적회로의 논리검증을 행하는 시뮬레이션 장치에 테스트 벡터를 공급하기 위한 하드웨어 기술용어로서 기술된 테스트 벤치를, 기존의 테스트 벤치의 기술 방법을 변환하는 것에 의해 생성하는 테스트 벤치 변환장치를 제어하는 제어 프로그램을 각납한 기억매체로서, 상기 제어 프로그램이 다음의 단계:
검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술 방법이 지연시간을 사용한 기술 방법인 테스트 벤치 기술을 입력하고, 파형 부분의 기술을 추출하는 단계,
추출된 상기 파형 부분 중, 클럭신호의 파형을 검출하는 단계,
변환대상인 상기 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작에 대응하는 파형 부분을 검출하고, 해당 파형 부분을 어떻게 해서 상기 클럭신호의 파형과 일치시키는가를 결정하는 단계,
상기 결정내용에 기초해서 상기 클럭신호에 동기한 파형을 생성하는 단계,
생성된 상기 파형에 필요한 서식을 부가해서, 상기 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술 방법이 클럭신호에 동기한 기술 방법인 테스트 벤치 기술을 생성해서 출력하는 단계를 포함한다.
바람직한 태양에서는, 상기 제어 프로그램의 상기 서식부가단계가, 클럭신호의 상승을 카운트하는 카운터를 작성하는 단계와, 상기 카운터를 지연시간과 교체해서 신호의 전파 기술을 생성하는 단계를 구비한다.
본 발명의 또 다른 목적, 특징 및 효과는 이하의 상세한 설명으로부터 분명해질 것이다.
본 발명의 바람직한 실시예를 첨부 도면을 참조해서 하나씩 상세히 설명한다.
우선, 도 8, 도 9를 참조해서, 본 발명에 의한 테스트 벤치 변환처리의 개요를 설명한다. 본 발명은, 도 8에 도시하듯이, 지연시간을 사용해서 기술된 테스트 벤치 기술 중에서, 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술인 테스트 벡터의 파형 정보(테스트 패턴)(801)를 읽어서 기입하고, 당해 파형의 변화점(804)을 클럭신호(CLK)의 변화점(803)에 일치시킨 테스트 패턴(802)을 생성해서, 클럭신호에 동기한 입력신호를 공급하여 테스트 벤치로 변환한다.
파형의 변화점을 클럭신호의 변화점에 일치시키는 방법으로서, 도 9에 3가지의 예를 도시한다. 도 9를 참조하면, 변환 후의 파형(902)은, 변환 전의 파형(901)에 있어서의 변화점을, 당해 변화점 직후의 클럭신호(CLK)의 상승에 일치시키고 있다. 변환 후의 파형(903)은, 변환 전의 파형(901)에 있어서의 변화점을, 당해 변화점 직후의 클럭신호(CLK)의 상승에 일치시키고 있다. 변환 후의 파형(904)은, 변환 전의 파형(901)에 있어서의 변화점을, 당해 변화점 전 또는 후의 클럭신호(CLK)의 하강 또는 상승 중 가장 가까운 변화점에 일치시키고 있다. 변화 전의 파형(901)의 변화점을 클럭신호(CLK)의 어느 변화점에 일치시키는가에 관해서는, 설계자의 의향에 의해 임의로 변경 가능하다. 또, 일치된 클럭신호의 변화점의 설정은, 도 9에 도시한 방법 이외에도, 설계자가 자유로이 설정 가능하다.
이상의 변환 처리에 의해, 지연시간을 사용한 순차 기술 방법으로 기술된 기존의 테스트 벤치 기술을, 클럭신호에 동기한 테스트 벤치의 기술 방법으로 변환하는 것에 의해, 클럭신호에 동기한 입력 패턴만을 허용하는 검증 시스템 상에서 필요한 테스트 벤치가 획득된다.
도 1은 본 발명의 일 실시예에 의한 테스트 벤치 변환장치의 구성을 나타내는 블록도이며, 도 2는 본 실시예에 의한 테스트 벤치의 변환처리의 순서를 나타내는 플로우 차트이다. 또, 도 3은 본 실시예에 의한 테스트 벤치의 서식의 변환 예를 나타내는 도이며, 도 4는 본 실시예에 의한 테스트 벤치의 서식의 다른 변환 예를 나타내는 도이며, 도 5는 본 실시예에 의한 변환 처리를 테스트 패턴의 변화에 의해 나타내는 파형도이다.
도 1을 참조하면, 본 실시예의 테스트 벤치 변환장치(100)는, 지연시간을 사용해서 순차 기술된 테스트 벤치 기술을 입력하고, 당해 테스트 벤치 기술 중에서 테스트 벡터의 파형 정보를 추출하는 파형 부분 추출부(110)와, 추출된 파형을 변환하는 파형 변환부(120)와, 변환 후의 파형 정보에 소정의 서식정보를 부여해서 테스트 벤치를 생성하는 서식 작성부(130)를 구비한다. 파형 변환부(120)는, 파형 부분 추출부(110)에 의해 추출된 파형 정보 중에서 클럭신호의 파형을 검출하는 클럭 파형 검출부(121)와, 당해 파형 정보 중에서 변환대상인 파형(테스트 패턴)을 검출해서, 당해 테스트 패턴의 변화점을 클럭신호의 어느 변화점에 일치시키는가를 결정하는 대상 파형 평가부(122)와, 대상 파형 평가부(122)에 의한 평가 결과에 기초해서 클럭신호에 동기한 테스트 패턴을 생성하는 출력 파형 생성부(123)를 구비한다. 또, 도 1에는 본 실시예에 있어서의 특징적인 구성만을 기재하며, 다른 일반적인 구성에 관해서는 기재를 생략하고 있다.
상기 각 구성요소는, 예를 들어, 웨크 스테이션이나 퍼스널 컴퓨터 또는 그 외의 컴퓨터 시스템에 있어서 프로그램 제어된 CPU와 내부 메모리로 실현된다. CPU를 제어하는 제어 프로그램은, 자기 디스크나 반도체 메모리 또는 그 외의 기억매체에 각납해서 제공된다.
도 2를 참조해서 본 실시예의 동작에 관해서 설명한다. 우선, 초기동작으로서, 설계자가, 소정의 하드웨어 기술용어로서 지연시간을 사용해서 순차 기술된 테스트 벤치 기술을 테스트 벤치 변환장치(100)에 입력한다(단계 201). 여기에서는, 하드웨어 기술용어로서, VHDL로 기술된 테스트 벤치 기술을 입력하는 것으로 한다. 다음으로, 테스트 패턴을 클럭신호에 대해서 어떻게 일치시키는가를 나타내는 일치수법을 선택한다(단계 202). 테스트 패턴의 일치 수법으로서는, 예를 들면, 도 9에 도시한 3종류의 수법을 선택해도 좋으며, 시뮬레이션의 목적에 적당한 임의의 수법을 설정할 수도 있다. 단계 202에 있어서는, 이 외, 최종적으로 VHDL로서 테스트 벤치를 기술하기 위해서 결정해 두어야할 사항(예를 들면, 신호의 전파 기술을 if문으로 생성하는가, case문으로 생성하는가를 쓴 사항)을 결정해 둔다.
다음으로, 테스트 벤치 변환장치(100)의 파형 부분 추출부(110)가, 단계 201에서 입력한 테스트 벤치 기술 중에서 파형 부분의 정보를 추출하고, 파형 변환부(120)로 보낸다(단계 203). 파형 정보를 수신 받은 파형 변환부(120)는, 우선 클럭 파형 검출부(121)에서, 클럭신호의 파형 정보를 검출한다(단계 204). 다음으로, 대상 파형 평가부(122)에서, 파형 대상인 지연시간에 대응한 파형 정보(테스트 패턴)를 검출하고, 단계 202에서의 일치 수법의 선택에 따라서, 검출된 테스트 패턴의 어느 변환 점을 클럭신호의 어느 변화점에 일치시키는가를 결정한다(단계 205). 그리고, 출력 파형 생성부(123)에서, 단계 205에서의 결정내용에 따라서 파형을 변환하고, 클럭신호에 동기한 테스트 패턴을 생성한다(단계 206). 파형 변환의 모양을 도 5에 도시한다. 도 5에 도시하는 예에서는, 변환전 파형(501)의 각 변화점을 직후의 클럭의 상승 위치에 일치시킨 파형(502)을 생성하고 있다.
다음으로, 서식 작성부(130)가, 파형 변환부(120)에 의해 생성된 새로운 테스트 패턴에 대해서 VHDL의 서식정보를 부여한다(단계 207). 도 3은 테스트 패턴에 서식정보를 부여하는 모양을 나타내는 도이다. 도 3에는, 지연시간을 사용한 테스트 벤치 기술(301)을 변환해서 생성된 클럭신호에 동기한 테스트 벤치 기술(310)로서, if문에 의해 생성된 예(311)와 case문에 의해 생성된 예(312)를 도시하고 있다. 도 3을 참조하면, 우선 클럭신호의 상승을 카운트하는 카운터(321)를 작성한다. 그리고, 작성된 카운터를 지연시간과 교체해서, 신호의 전파 기술을 생성한다. 신호의 전파 기술을 생성하는 방법에는, if문으로서 생성하는 방법과 case문으로서 생성하는 방법이 있지만, 어느 방법을 사용하는가는, 상술했듯이 단계 202에서 미리 지정해 둔다.
이상의 동작에 의해, VHDL에 의해 클럭신호에 동기한 테스트 벤치 기술이 생성되게 된다.
하드웨어 기술용어로서 Verilog HDL를 사용한 경우에도, 동일한 동작에 의해, 지연시간을 사용한 테스트 벤치를 변환해서 클럭신호에 동기한 테스트 벤치를 생성할 수 있다. 이 경우의 테스트 벤치의 변환 예를 도 4에 나타낸다. 도 4를 참조하면, 지연시간을 사용한 테스트 벤치 기술(401)을 변환해서 생성된 클럭신호에 동기한 테스트 벤치 기술(410)로서, if문에 의해 생성된 예(411)와 case문에 의해 생성된 예(412)를 도시하고 있다. 도 4에 있어서, 문(421)은 카운터이다.
더욱이, 테스트 벤치 변환장치(100)에 입력되는 데이터가, 테스트 벡터를 주는 입력신호의 값 또는 출력신호의 값을 조합하기 위한 기대값을 0 또는 1로 기술한 패턴 기술(602)과, 패턴 기술(602)에 기초해서 지연시간을 사용한 순차적인 파형 정보를 생성하는 하드웨어 기술용어로서 기술된 테스트 벤치 기술(601)인 경우에도, 동일한 형태로 처리가 행해진다. 도 6 및 도 7에는, 이 경우의 처리 형태를 나타낸다.
이 경우, 우선, 도 6에 도시하듯이 테스트 벤치 기술(601)과 패턴 기술(602)이 테스트 벤치 변환장치(100)에 입력된다. 이 예에서는, 테스트 벤치 기술(601)이 하드웨어 기술용어로서 Verilog HDL로 기술되어 있는 것으로 한다. 테스트 벤치 기술(601)과 패턴 기술(602)을 테스트 벤치 변환장치(100)에 입력한 후, 파형의 일치 수법이나 소정의 사항을 결정한다. 여기에서는, 일치 수법으로서, 신호의 변화점을 그 값 후의 클럭신호의 상승 위치에 일치시키는 것으로 한다.
테스트 벤치 변환장치(100)에 있어서는, 테스트 벤치 기술(51)과 패턴 기술(52)로부터 파형 부분을 검출하고, 이하, 도 2를 참조해서 설명한 동작에 의해 클럭신호에 동기한 테스트 벤치 기술(610)을 생성한다. 또, 도 3 및 도 4의 경우와 동일하게, 테스트 패턴의 신호의 전파 기술을 생성하는 방법으로서는, if문으로 생성하는 방법과 case문으로서 생성하는 방법이 있으며, 어느 방법을 사용하는가는 미리 지정해 둔다.
이상의 동작에 의해, Verilog HDL에 의해 클럭신호에 동기한 테스트 벤치 기술이 생성되게 된다. 하드웨어 기술용어로서 Verilog HDL을 사용한 경우에도, 동일한 형태의 동작에 의해, 지연시간을 사용한 테스트 벤치를 변환해서 클럭신호에 동기한 테스트 벤치를 생성할 수 있다.
이상의 설명과 같이, 본 발명의 테스트 벤치 변환장치 및 그 변환방법은, 시뮬레이션 장치에 테스트 패턴을 공급하기 위해 사용되는 테스트 벤치이며, 지연시간을 사용한 기술 방법에 의해 순차 기술된 테스트 벤치를, 클럭신호에 동기한 기술 방법으로 변환하는 것이 가능하다. 이것에 의해 클럭신호에 동기한 테스트 벤치만이 사용 가능한 사이클 베이스 시뮬레이터 및 하드웨어 에물레이터에 의한 논리검증을 행하는 경우에, 설계자가, 클럭신호에 동기한 테스트 벤치를 새롭게 작성하거나, 수작업으로 기존의 지연시간을 사용한 테스트 벤치를 클럭신호에 동기한 테스트 벤치로 고쳐서 기재할 필요가 없게 된다. 이 때문에, 논리검증의 전 준비에 필요한 수고와 시간을 대폭 삭감할 수 있게 된다.
또, 테스트 벤치의 변환을 기계적으로 행하기 때문에, 변화 시에 생기는 기술상의 오류를 방지할 수 있는 효과가 있다.

Claims (8)

  1. 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술 방법이 지연시간을 사용한 기술 방법인 테스트 벤치 기술을 입력하고, 테스트 벤치 기술로부터 파형의 기술을 추출하는 파형 추출수단(110)과, 상기 파형 부분 추출수단(110)에 의해 추출된 상기 파형을 클럭신호에 동기한 파형으로 변환하는 파형 변환수단(120)과, 상기 파형 변환수단(120)에 의해 변환된 파형에 필요한 서식을 부가해서, 상기 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술 방법이 클럭신호에 동기한 기술 방법인 테스트 벤치 기술을 생성해서 출력하는 서식작성수단(130)을 포함하는, 반도체 집적회로의 논리검증을 행하는 시뮬레이션 장치에 테스트 벡터를 공급하기 위한 하드웨어 기술용어로 기술된 테스트 벤치를, 기존의 테스트 벤치의 기술 방법을 변환하는 것에 의해 생성하는 테스트 벤치 변환장치.
  2. 제 1항에 있어서, 상기 파형 변환수단(120)이, 상기 파형 부분 추출수단(110)에 의해 추출된 상기 파형 부분 중, 클럭신호의 파형을 검출하는 클럭 파형 검출수단(121)과,
    변환대상인 상기 검증대상 회로의 각 단자로의 신호인가에 상당하는 동작에 대응하는 파형 부분을 검출하고, 해당 파형 부분을 어떻게 해서 상기 클럭신호의 파형과 일치시키는가를 결정하는 파형 평가수단(122)과, 상기 파형 평가수단(122)에 의한 결정내용에 기초해서 상기 클럭신호에 동기한 파형을 생성하는 파형 생성수단(123)을 구비하는 것을 특징으로 하는 테스트 벤치 변환장치.
  3. 제 1항에 있어서, 상기 서식작성수단(130)이, 클럭신호의 상승을 카운트하는 카운터를 작성하고, 해당 카운터를 지연시간과 교체해서, 신호의 전파 기술을 생성하는 것을 특징으로 하는 테스트 벤치 변환장치.
  4. 제 1항에 있어서, 상기 파형 변환수단(120)이, 상기 파형 부분 추출수단(110)에 의해 추출된 상기 파형 부분 중, 클럭신호의 파형을 검출하는 클럭 파형 추출수단(121)과, 변환대상인 상기 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작에 대응하는 파형 부분을 검출하고, 해당 파형 부분을 어떻게 해서 상기 클럭신호의 파형과 일치시키는가를 결정하는 파형 평가수단(122)과, 상기 파형 평가수단(122)에 의한 결정내용에 기초해서 상기 클럭신호에 동기한 파형을 생성하는 파형 생성수단(123)을 구비하며, 상기 서식작성수단(130)이, 클럭신호의 상승을 카운트하는 카운터를 작성하고, 해당 카운터를 지연시간과 교체로서, 신호의 전파 기술을 생성하는 것을 특징으로 하는 테스트 벤치 변환장치.
  5. 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술 방법이 지연시간을 사용한 기술 방법인 테스트 벤치 기술을 입력하고, 파형 부분의 기술을 추출하는 단계와, 추출된 상기 파형 부분 중, 클럭신호의 파형을 검출하는 단계와, 변환대상인 상기 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작에 대응하는 파형 부분을 검출하고, 해당 파형 부분을 어떻게 해서 상기 클럭신호의 파형과 일치시키는 가를 결정하는 단계와, 상기 결정내용에 기초해서 상기 클럭신호에 동기한 파형을 생성하는 단계와, 생성된 상기 파형에 필요한 서식을 부가해서, 상기 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술 방법이 클럭신호에 동기한 기술 방법인 테스트 벤치 기술을 생성해서 출력하는 단계를 포함하는, 반도체 집적회로의 논리검증을 행하는 시뮬레이션 장치에 테스트 벡터를 공급하기 위한 하드웨어 기술용어로서 기술된 테스트 벤치를, 기존의 테스트 벤치의 기술 방법을 변환하는 것에 의해 생성하는 테스트 벤치 변환방법.
  6. 제 5항에 있어서, 상기 서식부가 단계가, 클럭신호의 상승을 카운트하는 카운터를 작성하는 단계와, 상기 카운터를 지연시간과 교체해서, 신호의 전파 기술을 생성하는 단계를 구비하는 것을 특징으로 하는 테스트 벤치 변환방법.
  7. 반도체 집적회로의 논리검증을 행하는 시뮬레이션 장치에 테스트 벡터를 공급하기 위한 하드웨어 기술용어로서 기술된 테스트 벤치를, 기존의 테스트 벤치의 기술 방법을 변환하는 것에 의해 생성하는 테스트 벤치 변환장치를 제어하는 제어 프로그램을 각납한 기억매체로서, 상기 제어 프로그램이 다음의 단계: 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술 방법이 지연시간을 사용한 기술 방법인 테스트 벤치 기술을 입력하고, 파형 부분의 기술을 추출하는 단계와, 추출된 상기 파형 부분 중, 클럭신호의 파형을 검출하는 단계와, 변환대상인 상기 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작에 대응하는 파형 부분을 검출하고, 해당 파형 부분을 어떻게 해서 상기 클럭신호의 파형과 일치시키는가를 결정하는 단계와, 상기 결정내용에 기초해서 상기 클럭신호에 동기한 파형을 생성하는 단계와, 생성된 상기 파형에 필요한 서식을 부가해서, 상기 검증대상 회로의 각 단자로의 신호 인가에 상당하는 동작의 기술 방법이 클럭신호에 동기한 기술 방법인 테스트 벤치 기술을 생성해서 출력하는 단계를 포함하는 것을 특징으로 하는 기억매체.
  8. 제 7항에 있어서, 상기 제어 프로그램의 상기 서식부가 단계가, 클럭신호의 상승을 카운트하는 카운터를 작성하는 단계와, 상기 카운터를 지연시간과 교체해서, 신호의 전파 기술을 생성하는 단계를 구비하는 것을 특징으로 하는 기억매체.
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