KR19980085207A - High speed equalization circuit - Google Patents
High speed equalization circuit Download PDFInfo
- Publication number
- KR19980085207A KR19980085207A KR1019970021205A KR19970021205A KR19980085207A KR 19980085207 A KR19980085207 A KR 19980085207A KR 1019970021205 A KR1019970021205 A KR 1019970021205A KR 19970021205 A KR19970021205 A KR 19970021205A KR 19980085207 A KR19980085207 A KR 19980085207A
- Authority
- KR
- South Korea
- Prior art keywords
- input
- mos transistor
- gate
- output
- voltage
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
본 발명은 고속 균등화 회로에 관한 것으로, 종래의 기술에 있어서는 고속화 동작을 위해서는 균등화 펄스폭의 감소가 필수적이며, 좋은 균등화 특성을 얻기 위해서는 높은 전압의 인가가 필수적이나 칩의 최소화와 게이트 산화물의 두께 감소로 인한 신뢰성의 증대를 위해 저전압의 공급이 불가피하여 저전압시 합선(short) 펄스화가 어렵고, 공급전력의 하강으로 트랜지스터의 게이트 인가전압이 낮아져 펄스폭은 크면서 게이트 전압이 낮은 조건으로 변하여 온전한 균등화가 이루어지지 않아 오동작이 발생하는 문제점이 있었다.The present invention relates to a high speed equalization circuit. In the related art, the reduction of the equalization pulse width is essential for the high speed operation, and the application of a high voltage is essential to obtain good equalization characteristics, but the chip minimization and the gate oxide thickness are reduced. In order to increase reliability due to low voltage, it is inevitable to short-circuit the pulse at low voltage, and the gate applied voltage of the transistor is lowered due to the drop in supply power, so the pulse width is changed to the condition that the gate voltage is low and the whole equalization is achieved. There was a problem that the malfunction does not occur.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 레벨시프터를 이용하여 백바이어스 전압과 전원전압을 공급함으로써, 저전압시 합선(short) 펄스화가 쉽고, 공급전력의 하강으로 인한 트랜지스터의 게이트 인가전압이 낮아지는 것을 방지하는 효과가 있다.Therefore, the present invention was devised to solve the above-described problems, and by supplying a back bias voltage and a power supply voltage using a level shifter, it is easy to short-circuit the pulse at low voltage, There is an effect of preventing the gate applied voltage of the transistor from lowering.
Description
본 발명은 고속 균등화 회로에 관한 것으로, 특히 디램의 입출력 라인에 레벨시프터를 이용하여 균등화를 수행하는 트랜지스터의 게이트 전압을 변경토록 함으로써, 고속동작 및 저전압 메모리에 적합한 고속 균등화 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high speed equalization circuit, and more particularly, to a high speed equalization circuit suitable for high speed operation and low voltage memory, by changing a gate voltage of a transistor performing an equalization using a level shifter in a DRAM input / output line.
도1은 종래 균등화 회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 양 비트라인의 사이에 위치하여 한쪽 비트라인을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인을 전원전압(Vcc/2)까지 충전하여 출력하는 센서앰프(10)와; 양 비트라인의 사이에 위치하여 게이트에 입력되는 선택신호(YSi,YSj,YSk)에 의해 비트라인의 데이터를 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터(NM1∼NMn)와; 입출력 라인의 사이에 위치하여 게이트에 입력되는 어느 한 셀 어레이 블록에서 입력되는 인에이블신호(MAT_ENB)에 의해 전원전압(Vcc/2)을 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터(N1,N2)와; 양 입출력 라인 사이에 위치하여 게이트에 입력되는 균등화 신호(EQB)에 의해 소오스에 공급되는 전원전압(Vcc/2)을 입출력 라인으로 출력하여 상기 입출력 라인의 레벨을 균등화 시키는 피-모스 트랜지스터(PM1)와; 게이트에 입력되는 제어신호(READ_CONTROL)에 의해 소오스에 공급되는 전원전압(Vcc)을 분배하여 입출력 라인을 전원전압(Vcc/2)으로 프리차지시키는 복수개의 엔-모스 트랜지스터(N3∼N8)로 구성된 것으로, 이와 같이 구성된 종래 회로의 동작과정을 설명하면 다음과 같다.1 is a circuit diagram showing a conventional equalization circuit, which is located between two bit lines as shown in the drawing, pulls down one bit line to 0V and simultaneously charges one bit line to a power supply voltage (Vcc / 2). A sensor amplifier 10 for outputting; A plurality of N-MOS transistors NM1 to NMn positioned between both bit lines to output data of the bit line to the input / output line by the selection signals YSi, YSj, YSk inputted to the gates; A plurality of N-MOS transistors N1 and N2 positioned between the input / output lines and outputting the power supply voltage Vcc / 2 to the input / output line by the enable signal MAT_ENB input from one cell array block input to the gate. )Wow; The P-MOS transistor PM1 positioned between both input / output lines and outputting the power supply voltage Vcc / 2 supplied to the source to the input / output line by the equalization signal EQB input to the gate to equalize the level of the input / output line PM1. Wow; Consists of a plurality of N-MOS transistors N3 to N8 for distributing the power supply voltage Vcc supplied to the source by the control signal READ_CONTROL input to the gate to precharge the input / output line with the power supply voltage Vcc / 2. The operation of the conventional circuit configured as described above will be described below.
도2는 종래 균등화 회로의 동작 타이밍도로서, 이에 도시된 바와 같이 센서앰프(10)에서 비트라인(BITB)을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인(BIT)을 전원전압(Vcc/2)까지 충전하여 출력하고, 엔-모스 트랜지스터(N1,N2)는 한 셀 어레이 블록에서 입력되는 인에이블 신호(MAT_ENB)에 의해 선택하고자 하는 셀 어레이 블록의 프리차아지가 풀리며, 균등화(Equalization) 신호(EQB)도 오프상태를 유지하고 있다가 이후 워드라인의 상승과 이에 따른 비트라인의 센싱(Sensing)이 시작되고, 엔-모스 트랜지스터(NM1∼NMn)에 선택신호(YSi)가 입력되어 이 선택신호(YSi)에 의해 상기 비트라인(BIT, BITB)과 입출력 라인(IOT, IOB)의 전기적 연결이 이루어져 비트라인(BIT)의 데이터가 입출력 라인(IOT, IOB)으로 실리며, 그리고 나서 다음 선택신호(YSj 또는 YSk)의 다른 비트라인(BITB)의 선택에 의해 다음 데이터가 같은 입출력 라인(IOT, IOB)에 실린다음 곧이어 주소선택신호에 의한 균등화 신호(EQB)가 피-모스 트랜지스터(PM1)에 입력되어 균등화가 진행된다.FIG. 2 is an operation timing diagram of a conventional equalization circuit. As shown in FIG. 2, the bit line BITB is pulled down to 0 V in the sensor amplifier 10 while the other bit line BIT is connected to the power supply voltage Vcc / 2. The N-MOS transistors N1 and N2 are charged and output to the N-MOS transistors. The precharge of the cell array block to be selected by the enable signal MAT_ENB input from one cell array block is solved, and the equalization signal ( The EQB is also maintained in an off state. Then, the word line rises and the sensing of the bit line starts. Then, the selection signal YSi is input to the N-MOS transistors NM1 to NMn, so that the selection signal is selected. Electrical connection between the bit lines BIT and BITB and the input / output lines IOT and IOB is performed by YSi so that the data of the bit lines BIT are loaded to the input / output lines IOT and IOB, and then the next selection signal. Line of another bit line (BITB) of (YSj or YSk) The next data is loaded on the same input / output lines IOT and IOB by the tag, and then the equalization signal EQB by the address selection signal is input to the P-MOS transistor PM1 to perform equalization.
이때, 입출력 라인(IOT, IOB)의 균등화 및 선택신호(YSi,YSj,YSk)의 온시기를 중복(Overlap)시켜 이전 데이터에 의한 메인앰프의 무효(Invalid) 데이터 출력을 방지하여 속도 및 안정적인 동작을 유지하도록 한다.At this time, the input and output lines IOT and IOB are equalized and the on-times of the selection signals YSi, YSj, YSk are overlapped, thereby preventing the invalid data output of the main amplifier by the previous data. To keep.
상기와 같이 종래의 기술에 있어서는 고속화 동작을 위해서는 균등화 펄스폭의 감소가 필수적이며, 좋은 균등화 특성을 얻기 위해서는 높은 전압의 인가가 필수적이나 칩의 최소화와 게이트 산화물의 두께 감소로 인한 신뢰성의 증대를 위해 저전압의 공급이 불가피하여 저전압시 합선(short) 펄스화가 어렵고, 공급전력의 하강으로 트랜지스터의 게이트 인가전압이 낮아져 펄스폭은 크면서 게이트 전압이 낮은 조건으로 변하여 온전한 균등화가 이루어지지 않아 오동작이 발생하는 문제점이 있었다.As described above, in the conventional technology, the reduction of the equalization pulse width is essential for the high speed operation, and in order to obtain good equalization characteristics, the application of a high voltage is necessary, but in order to increase the reliability by minimizing the chip and reducing the thickness of the gate oxide. The supply of low voltage is inevitable, so it is difficult to short-circuit the pulse at low voltage, and the gate applied voltage of the transistor is lowered due to the drop in supply power, so that the pulse width is large and the gate voltage is changed to the low gate voltage. There was a problem.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 레벨시프터를 이용하여 균등화를 수행하는 트랜지스터의 게이트 전압을 변경토록 함으로써, 고속동작 및 저전압 메모리에 적합한 고속 균등화 회로를 제공함에 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems, and provides a high speed equalization circuit suitable for high speed operation and low voltage memory by changing a gate voltage of a transistor performing equalization using a level shifter. There is a purpose.
도1은 종래 균등화 회로의 구성을 보인 회로도.1 is a circuit diagram showing a configuration of a conventional equalization circuit.
도2는 종래 균등화 회로의 동작 타이밍도.2 is an operation timing diagram of a conventional equalization circuit.
도3은 본 발명 고속 균등화 회로의 구성을 보인 회로도.3 is a circuit diagram showing the configuration of the present invention high speed equalization circuit.
도4는 본 발명 고속 균등화 회로의 동작 타이밍도.4 is an operation timing diagram of the present invention high speed equalization circuit.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
NM1∼NMn,N1∼N8,MN1∼MN4 : 엔-모스 트랜지스터 10 : 센서앰프NM1 to NMn, N1 to N8, MN1 to MN4: N-MOS transistor 10: Sensor amplifier
PM1∼PM3 : 피-모스 트랜지스터 30 : 레벨시프터PM1 to PM3: P-MOS transistor 30: Level shifter
40 : 백바이어스 전압 발생기 I1 : 인버터40: back bias voltage generator I1: inverter
이와 같은 목적을 달성하기 위한 본 발명 고속 균등화 회로의 구성은, 양 비트라인의 사이에 위치하여 한쪽 비트라인을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인을 전원전압(Vcc/2)까지 충전하여 출력하는 센서앰프와; 양 비트라인의 사이에 위치하여 게이트에 입력되는 선택신호에 의해 비트라인의 데이터를 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터와; 입출력 라인의 사이에 위치하여 게이트에 입력되는 어느 한 셀 어레이 블록에서 입력되는 인에이블신호에 의해 전원전압(Vcc/2)을 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터와; 양 입출력 라인 사이에 위치하여 게이트에 입력되는 균등화 신호에 의해 소오스에 공급되는 전원전압(Vcc/2)을 입출력 라인으로 출력하여 상기 입출력 라인의 레벨을 균등화 시키는 제1 피-모스 트랜지스터와; 게이트에 입력되는 제어신호에 의해 소오스에 공급되는 전원전압(Vcc)을 분배하여 입출력 라인을 전원전압(Vcc/2)으로 프리차지시키는 복수개의 엔-모스 트랜지스터와; 백바이어스 전압을 발생하는 백바이어스 전압 발생기와; 입력되는 균등화 신호에 의해 전압레벨을 변화시켜 상기 제1 피-모스 트랜지스터로 공급하는 레벨시프터로 구성함을 특징으로 한다.The high speed equalization circuit of the present invention for achieving the above object is located between the two bit lines and pulls down one bit line to 0V and charges one bit line to the power supply voltage (Vcc / 2) and outputs the same. A sensor amplifier; A plurality of N-MOS transistors positioned between both bit lines to output data of the bit line to the input / output line by a selection signal input to the gate; A plurality of N-MOS transistors positioned between the input / output lines and outputting a power supply voltage Vcc / 2 to the input / output line by an enable signal input from one cell array block input to the gate; A first P-MOS transistor positioned between both input / output lines and outputting a power supply voltage Vcc / 2 supplied to the source to the input / output line by the equalization signal input to the gate to equalize the level of the input / output line; A plurality of N-MOS transistors for distributing the power supply voltage Vcc supplied to the source by the control signal input to the gate to precharge the input / output line with the power supply voltage Vcc / 2; A back bias voltage generator for generating a back bias voltage; And a level shifter for supplying the voltage to the first P-MOS transistor by changing a voltage level according to an equalization signal input thereto.
상기 레벨시프터는 입력되는 균등화 신호를 반전하는 인버터와; 게이트에 입력되는 균등화 신호에 의해 소오스에 공급되는 전원전압을 출력하는 제1 피-모스 트랜지스터와; 게이트에 입력되는 상기 인버터의 출력에 의해 소오스에 공급되는 전원전압을 출력하는 제2 피-모스 트랜지스터와; 게이트에 입력되는 균등화 신호에 의해 상기 제1 피-모스 트랜지스터에서 공급한 전압을 출력하는 제1 엔-모스 트랜지스터와; 게이트에 입력되는 상기 제2 피-모스 트랜지스터에서 공급한 전압에 의해 상기 제1 피-모스 트랜지스터에서 공급한 전압을 출력하는 제2 엔-모스 트랜지스터와; 게이트에 입력되는 상기 인버터의 출력에 의해 상기 제2 피-모스 트랜지스터에서 을 출력하는 제3 엔-모스 트랜지스터와; 게이트에 입력되는 상기 제1 피-모스 트랜지스터에서 공급한 전압에 의해 상기 제3 엔-모스 트랜지스터에서 공급한 전압을 출력하는 제2 엔-모스 트랜지스터로 구성함을 특징으로 한다.The level shifter includes an inverter for inverting an input equalization signal; A first P-MOS transistor for outputting a power supply voltage supplied to the source by an equalization signal input to the gate; A second P-MOS transistor for outputting a power supply voltage supplied to a source by an output of the inverter input to a gate; A first N-MOS transistor outputting a voltage supplied from the first P-MOS transistor by an equalization signal input to a gate; A second N-MOS transistor configured to output a voltage supplied from the first P-MOS transistor by a voltage supplied from the second P-MOS transistor input to a gate; A third N-MOS transistor configured to output from the second P-MOS transistor by an output of the inverter input to a gate; And a second N-MOS transistor configured to output a voltage supplied from the third N-MOS transistor by a voltage supplied from the first P-MOS transistor input to a gate.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도3은 본 발명 고속 균등화 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 양 비트라인의 사이에 위치하여 한쪽 비트라인을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인을 전원전압(Vcc/2)까지 충전하여 출력하는 센서앰프(10)와; 양 비트라인의 사이에 위치하여 게이트에 입력되는 선택신호(YSi,YSj,YSk)에 의해 비트라인의 데이터를 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터(NM1∼NMn)와; 입출력 라인의 사이에 위치하여 게이트에 입력되는 어느 한 셀 어레이 블록에서 입력되는 인에이블신호(MAT_ENB)에 의해 전원전압(Vcc/2)을 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터(N1,N2)와; 양 입출력 라인 사이에 위치하여 게이트에 입력되는 균등화 신호(EQB)에 의해 소오스에 공급되는 전원전압(Vcc/2)을 입출력 라인으로 출력하여 상기 입출력 라인의 레벨을 균등화 시키는 피-모스 트랜지스터(PM1)와; 게이트에 입력되는 제어신호(READ_CONTROL)에 의해 소오스에 공급되는 전원전압(Vcc)을 분배하여 입출력 라인을 전원전압(Vcc/2)으로 프리차지시키는 복수개의 엔-모스 트랜지스터(N3∼N8)와; 백바이어스 전압(VBB)을 발생하는 백바이어스 전압 발생기(40)와; 입력되는 균등화 신호에 의해 전압레벨을 변화시켜 상기 피-모스 트랜지스터(PM1)로 공급하는 레벨시프터(30)로 구성한다.FIG. 3 is a circuit diagram showing the configuration of the high speed equalization circuit of the present invention. As shown in FIG. 3, one bit line is pulled down to 0V while another bit line is pulled down to a power supply voltage (Vcc / 2). A sensor amplifier 10 that charges and outputs up to and including; A plurality of N-MOS transistors NM1 to NMn positioned between both bit lines to output data of the bit line to the input / output line by the selection signals YSi, YSj, YSk inputted to the gates; A plurality of N-MOS transistors N1 and N2 positioned between the input / output lines and outputting the power supply voltage Vcc / 2 to the input / output line by the enable signal MAT_ENB input from one cell array block input to the gate. )Wow; The P-MOS transistor PM1 positioned between both input / output lines and outputting the power supply voltage Vcc / 2 supplied to the source to the input / output line by the equalization signal EQB input to the gate to equalize the level of the input / output line PM1. Wow; A plurality of N-MOS transistors N3 to N8 for distributing the power supply voltage Vcc supplied to the source by the control signal READ_CONTROL input to the gate to precharge the input / output line with the power supply voltage Vcc / 2; A back bias voltage generator 40 for generating a back bias voltage VBB; The level shifter 30 is configured to change the voltage level according to the equalization signal input to the P-MOS transistor PM1.
도4는 본 발명 고속 균등화 회로의 동작 타이밍도로서, 이에 도시한 바와 같이 센서앰프(10)에서 비트라인(BITB)을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인(BIT)을 전원전압(Vcc/2)까지 충전하여 출력하고, 엔-모스 트랜지스터(N1,N2)는 한 셀 어레이 블록에서 입력되는 인에이블 신호(MAT_ENB)에 의해 선택하고자 하는 셀 어레이 블록의 프리차아지가 풀리며, 균등화(Equalization) 신호도 오프상태를 유지하고 있다가 이후 워드라인의 상승과 이에 따른 비트라인의 센싱(Sensing)이 시작되고, 엔-모스 트랜지스터(NM1∼NMn)에 선택신호(YSi)가 입력되어 이 선택신호(YSi)에 의해 상기 비트라인(BIT, BITB)과 입출력 라인(IOT, IOB)의 전기적 연결이 이루어져 비트라인(BIT)의 데이터가 입출력 라인(IOT, IOB)으로 실리며, 그리고 나서 다음 선택신호(YSj 또는 YSk)의 다른 비트라인(BITB)의 선택에 의해 다음 데이터가 같은 입출력 라인(IOT, IOB)에 실린다음 곧이어 주소선택신호에 의한 균등화 신호(EQB)가 레벨시프터(30)에 입력된다.4 is an operation timing diagram of the high-speed equalization circuit of the present invention. As shown in FIG. 4, the bit line BITB is pulled down to 0 V in the sensor amplifier 10, and the other bit line BIT is connected to the power supply voltage Vcc /. 2) The N-MOS transistors N1 and N2 are charged and output, and the precharge of the cell array block to be selected by the enable signal MAT_ENB input from one cell array block is solved and equalized. After the signal remains off, the rising of the word line and the sensing of the bit line are started. Then, the selection signal YSi is input to the N-MOS transistors NM1 to NMn, and the selection signal ( YSi) makes the electrical connection between the bit lines BIT and BITB and the input / output lines IOT and IOB so that the data of the bit lines BIT is carried to the input / output lines IOT and IOB, and then the next selection signal ( Another bit line (BITB) of YSj or YSk) By selecting the equalized signal (EQB) obtained from the following soon address select signals carried on the next input and output lines (IOT, IOB) data are the same is input to the level shifter (30).
상기 레벨시프터(30)에 하이 입력신호가 들어오면 제1 피-모스 트랜지스터(PM2)는 오프되고, 인버터(I1)에 의해 제2 피-모스 트랜지스터(PM3)는 온되며, 제1,2 엔-모스 트랜지스터(MN1)(MN2)는 온되고, 제3,4 엔-모스 트랜지스터(MN3)(MN4)는 오프되므로, '노드1'에 전원전압(Vcc)이 걸리게 되어, 결국 피-모스 트랜지스터(PM1)를 오프시킴으로 인해 균등화가 진행되지 않는다.When a high input signal is input to the level shifter 30, the first P-MOS transistor PM2 is turned off, and the second P-MOS transistor PM3 is turned on by the inverter I1, and the first and second yen Since the MOS transistors MN1 and MN2 are turned on and the third and fourth N-MOS transistors MN3 and MN4 are turned off, the power supply voltage Vcc is applied to the 'node 1', resulting in a P-MOS transistor. The equalization does not proceed by turning off (PM1).
만약, 레벨시프터(30)에 로우 입력신호가 들어오면 제1 피-모스 트랜지스터(PM2)는 온되고, 인버터(I1)에 의해 제2 피-모스 트랜지스터(PM3)는 온되며, 제1,2 엔-모스 트랜지스터(MN1)(MN2)는 온되고, 제3,4 엔-모스 트랜지스터(MN3)(MN4)는 오프되므로, '노드1'에 백바이어스 전압 발생기(40)에서 공급하는 백바이어스 전압(VBB)이 걸리게 되어, 결국 피-모스 트랜지스터(PM1)에 상기 백바이어스 전압(VBB)이 입력되어 균등화가 진행된다.If the low input signal is input to the level shifter 30, the first P-MOS transistor PM2 is turned on, and the second P-MOS transistor PM3 is turned on by the inverter I1, and the first and second P-MOS transistors PM3 are turned on. Since the N-MOS transistors MN1 and MN2 are turned on and the third and fourth N-MOS transistors MN3 and MN4 are turned off, the back bias voltage supplied from the back bias voltage generator 40 to 'node 1'. (VBB) is applied, and the back bias voltage VBB is input to the P-MOS transistor PM1, so that equalization proceeds.
이상에서 설명한 바와 같이 본 발명 고속 균등화 회로는 레벨시프터를 이용하여 백바이어스 전압과 전원전압을 공급함으로써, 저전압시 합선(short) 펄스화가 쉽고, 공급전력의 하강으로 인한 트랜지스터의 게이트 인가전압이 낮아지는 것을 방지하는 효과가 있다.As described above, the high speed equalization circuit of the present invention uses a level shifter to supply a back bias voltage and a power supply voltage, thereby facilitating short-circuit pulses at low voltages, and reducing the gate applied voltage of the transistor due to a drop in supply power. It is effective to prevent that.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970021205A KR100259340B1 (en) | 1997-05-28 | 1997-05-28 | Fast normalizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970021205A KR100259340B1 (en) | 1997-05-28 | 1997-05-28 | Fast normalizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980085207A true KR19980085207A (en) | 1998-12-05 |
| KR100259340B1 KR100259340B1 (en) | 2000-06-15 |
Family
ID=19507467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970021205A KR100259340B1 (en) | 1997-05-28 | 1997-05-28 | Fast normalizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100259340B1 (en) |
-
1997
- 1997-05-28 KR KR1019970021205A patent/KR100259340B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100259340B1 (en) | 2000-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6226215B1 (en) | Semiconductor memory device having reduced data access time and improve speed | |
| US6205071B1 (en) | Semiconductor memory device including sense amplifier circuit differing in drivability between data write mode and data read mode | |
| KR100224685B1 (en) | Bitline control circuit and method thereof | |
| USRE37176E1 (en) | Semiconductor memory | |
| US5228106A (en) | Track-and-regenerate amplifiers and memories using such amplifiers | |
| KR100288516B1 (en) | Semiconductor memory | |
| KR0167295B1 (en) | Sense amplifier circuit for low power | |
| JP3542225B2 (en) | Semiconductor device | |
| US5818790A (en) | Method for driving word lines in semiconductor memory device | |
| US6320806B1 (en) | Input/output line precharge circuit and semiconductor memory device adopting the same | |
| KR0140175B1 (en) | Sense amplifier in memory device | |
| US6990034B2 (en) | Static semiconductor memory device and method of controlling the same | |
| JPH09231767A (en) | Static semiconductor memory device | |
| US5754075A (en) | Integrated circuits including power supply boosters and methods of operating same | |
| KR20010001739A (en) | A controll circuit for a bit line equalization signal in semiconductor memory | |
| JP3783889B2 (en) | Bit line precharge circuit | |
| KR980012445A (en) | Multi-bank memory device | |
| KR100294450B1 (en) | Internal voltage generation circuit of array of semiconductor memory device | |
| US5777934A (en) | Semiconductor memory device with variable plate voltage generator | |
| KR100483026B1 (en) | Semiconductor memory device | |
| KR100259340B1 (en) | Fast normalizing circuit | |
| JP2995230B2 (en) | Bit line sense amplifier and control method thereof | |
| KR100365563B1 (en) | The device for driving bit line sense amplifier | |
| KR100195870B1 (en) | Bit-line precharge voltage generating circuit | |
| KR100239885B1 (en) | Bitline precharge circuit of sram device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |