JP2995230B2 - Bit line sense amplifier and control method thereof - Google Patents

Bit line sense amplifier and control method thereof

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JP2995230B2 JP8326096A JP32609696A JP2995230B2 JP 2995230 B2 JP2995230 B2 JP 2995230B2 JP 8326096 A JP8326096 A JP 8326096A JP 32609696 A JP32609696 A JP 32609696A JP 2995230 B2 JP2995230 B2 JP 2995230B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明はオフセット(off
set)補償機能を有するビットライン(Bit−li
ne)感知増幅器及びその制御方法に関する。
The present invention relates to an offset (off)
set) Bit line (Bit-li) having a compensation function
ne) It relates to a sense amplifier and a control method thereof.

【0002】[0002]

【従来の技術】一般的にMOS(Metal oxid
e Semiconductor)素子を利用したメモ
リは、MOSトランジスターのスケール−ダウン(Sc
aled−down)により集積度の飛躍的な増加とア
クセス時間の向上をもたらしている。実際、このような
技術の進歩により、2002年頃には1GバイトDRA
M(Dynamic Random Access M
emory)が常用化されるであろうと予測されてい
る。
2. Description of the Related Art In general, MOS (Metal Oxid)
The memory using the e-semiconductor element is a scale-down (Sc) of a MOS transistor.
Aled-down) results in a dramatic increase in the degree of integration and an improvement in access time. In fact, due to the advancement of such technology, around 2002, 1GB DRA
M (Dynamic Random Access M)
emory) is expected to become commonplace.

【0003】ギガ(Giga)ビット級DRAMにおい
て、1GバイトDRAMセルには0.18μmトランジ
スター,4GバイトDRAMのセルには0.13μmト
ランジスターが用いられるであろうと予想され、DRA
M設計において最も重要な部分であるビットライン感知
増幅器にも、ディープサブミクロン(Deep Sub
micron)のMOSトランジスターが用いられるこ
とにより、今までのメガビット級DRAMにおいては多
くの問題点が発生する。
In a Giga-bit DRAM, it is expected that a 0.18 μm transistor will be used for a 1 GB DRAM cell and a 0.13 μm transistor will be used for a 4 GB DRAM cell.
The most important part of the M design, the bit line sense amplifier, also has a deep submicron (Deep Submicron).
The use of a MOS transistor of a micron type causes many problems in the conventional megabit DRAM.

【0004】即ち、ビットライン感知増幅器は、ビット
ライン(BL&/BL)間の小さい電圧差を早く増幅さ
せるために対称構造のトランジスターで構成された回路
(例えば、差動増幅器、又はダイナミックCMOSラッ
チを具備した回路)を用いるが、短いチャンネル(Sh
ort Channel)トランジスターである程、工
程上の変化により、隣り合うトランジスター間の閾電圧
(ThresholdVoltage;V),伝達電
導度(Transconductance;Gm)等の
ミスマッチが増加するようになる。
That is, the bit line sense amplifier is a circuit (for example, a differential amplifier or a dynamic CMOS latch) including symmetric transistors in order to quickly amplify a small voltage difference between the bit lines (BL & / BL). Circuit provided), but a short channel (Sh
ort Channel) extent is transistor, a change in the process, the threshold voltage between adjacent transistors (ThresholdVoltage; V T), the transfer conductance (Transconductance; mismatch such as Gm) is to increase.

【0005】このようなミスマッチによるオフセット
は、ビットライン感知増幅器の感知度を低下させて、感
知速度を極めて遅らせるのみならず、誤動作をひきおこ
す主要原因になる。更に、ギガビット級DRAMには非
常に多数のビットライン感知増幅器があるため、メモリ
素子に用いられた全ての感知増幅器が誤動作しなく、常
に正しく感知動作を遂行することを保障するためには、
ワーストケース(Worst Case)の条件が非常
に厳しくなる。
[0005] The offset due to the mismatch lowers the sensitivity of the bit line sense amplifier, not only greatly reducing the sensing speed but also causing a malfunction. In addition, since a gigabit DRAM has a very large number of bit line sense amplifiers, in order to ensure that all sense amplifiers used in a memory device do not malfunction and always perform a sensing operation properly,
The conditions of the worst case become very severe.

【0006】例えば、1GビットDRAMにおいては、
2×10個以上のビットライン感知増幅器が用いられ
るであろうし、全ての感知増幅器が正しく動作すること
を保障するためには、V,Gのミスマッチ分布で6
σ以上の変動条件についても感知動作が正しくならなけ
ればならない。ここでσはミスマッチ分布の標準偏差で
ある。
For example, in a 1 Gbit DRAM,
More than 2 × 10 6 bit line sense amplifiers will be used, and to ensure that all sense amplifiers operate correctly, a mismatch distribution of V T , G m of 6
The sensing operation must be correct for fluctuation conditions of σ or more. Here, σ is the standard deviation of the mismatch distribution.

【0007】従って、ギガビット級のDRAMにおいて
は、トランジスターのミスマッチによる感知増幅器のオ
フセットは避けられない根本的な問題であり、これに対
する回路的な解決策が必ず必要である。
Therefore, in a gigabit DRAM, offset of a sense amplifier due to transistor mismatch is an unavoidable fundamental problem, and a circuit solution to this problem is necessarily required.

【0008】DRAMは集積度の飛躍的な増加に比べて
動作速度は向上しなかった。従って、最近にはDRAM
の性能を高めるために高速動作が非常に重要になった。
DRAMの高速動作のためには、感知動作が高速になさ
れなければなら、このための多様な試みがなされてい
る。ダイナミックCMOSラッチ(Latch)のビッ
トライン感知増幅器は、簡単な回路と高い感知度のた
め、メガビット級DRAMで一般的に用いられてきた。
The operation speed of the DRAM has not been improved as compared with the dramatic increase in the degree of integration. Therefore, recently, DRAM
High-speed operation has become very important in order to improve the performance of the device.
For high-speed operation of the DRAM, the sensing operation must be done at high speed, various attempts for this have been made. Dynamic CMOS latch (Latch) bit line sense amplifiers have been commonly used in mega-bit DRAMs due to their simplicity and high sensitivity.

【0009】しかし、対称構造のトランジスター間に存
在するミスマッチにより感知度がかなり低下し、安定し
た感知動作のためには十分なタイミングマージンが必要
であるため、高速感知に多くの制約がある。
However, the sensitivity is considerably reduced due to the mismatch existing between the transistors having a symmetric structure, and a sufficient timing margin is required for a stable sensing operation.

【0010】最近開発された64Mビットと256Mビ
ットDRAMにおいては、高速動作のために差動増幅器
の回路を利用した直接感知増幅器(Direct Se
nse Amplifier)が多く適用されている。
このような既存のビットライン直接感知増幅器の回路図
が図1に示されている。
In a recently developed 64-Mbit and 256-Mbit DRAM, a direct sense amplifier (Direct Se) using a differential amplifier circuit for high-speed operation is used.
nse Amplifier) is often applied.
A circuit diagram of such an existing bit line direct sense amplifier is shown in FIG.

【0011】図面において、NA1〜NA9はNMOS
トランジスター,BL,/BLは、ビットライン、SA
N及びSAPは再生増幅器の制御信号、GYiはコラム
デコーダーの出力、GWiはライト用コラムデコーダー
の出力、PCはプレチャージ制御信号、HVはハーフ駆
動電圧(Harf−Vcc,即ちVcc/2)を夫々示
す。
In the drawing, NA1 to NA9 are NMOS
Transistors, BL and / BL are bit lines, SA
N and SAP are control signals of a reproduction amplifier, GYi is an output of a column decoder, GWi is an output of a write column decoder, PC is a precharge control signal, and HV is a half drive voltage (Harf-Vcc, ie, Vcc / 2). Show.

【0012】これを参照して直接感知増幅器の動作を考
察してみれば、次の通りである。まず、トランジスター
(NA7,NA8,NA9)により、ビットライン(B
L&/BL)がVcc/2でプレチャージされた状態で
ワードライン(WL)とコラムデコーダーの出力(GY
i) が活性化される。
The operation of the direct sense amplifier will now be described with reference to FIG. First, the transistors (NA7, NA8, NA9) are used to set the bit line (B
L & / BL) are precharged with Vcc / 2 and the word line (WL) and the output (GY) of the column decoder
i) is activated.

【0013】ビットラインにセルデータが伝達されるに
従って、トランジスター(NA1とNA2)によりビッ
トライン間の小さい電圧差が増幅され、増幅された信号
はリードデータバスの感知増幅器に伝達されて感知され
る。ビットラインにセルデータが十分に伝達されて感知
される。ビットラインにセルデータが十分に伝達される
と制御信号(SAPとSAN)が活性化されて、再生増
幅器を動作させ、セルにデータを更にライト(WRIT
E)する。セルデータの再生が完全になると更にプレチ
ャージ状態になる。
As the cell data is transmitted to the bit line, a small voltage difference between the bit lines is amplified by the transistors (NA1 and NA2), and the amplified signal is transmitted to the sense amplifier of the read data bus to be sensed. . Cell data is sufficiently transmitted to the bit line and sensed. When the cell data is sufficiently transmitted to the bit line, the control signals (SAP and SAN) are activated to operate the regenerative amplifier and further write data to the cell (WRIT).
E). When the reproduction of the cell data is completed, a further precharge state is set.

【0014】このような直接感知増幅器の動作は、セル
からビットラインへの信号伝達時間を持たずに感知動作
が遂行されるので、高速感知が可能である。しかし、前
述した既存の直接感知増幅器は、感知を遂行するトラン
ジスター(NA1とNA2)間のミスマッチにより感知
度が低下し、更に安定した動作を保障することができな
いため、ギガビット級DRAMにおける使用には多くの
困難が伴う問題点を内包している。
In the operation of the direct sense amplifier, a sensing operation is performed without a signal transmission time from a cell to a bit line, and thus, high-speed sensing is possible. However, the conventional direct sense amplifier described above has a reduced sensitivity due to a mismatch between the transistors (NA1 and NA2) performing the sensing, and cannot guarantee a more stable operation. It involves many difficulties.

【0015】[0015]

【発明が解決しようとする課題】従って、上記問題点を
解決するために案出した本発明は、ギガビット級DRA
Mでトランジスター間のミスマッチによる感知増幅器の
オフセットを補償することにより、ワーストケースの条
件下でも高速に安定して動作するビットライン感知増幅
器及びその制御方法を提供することにその目的がある。
SUMMARY OF THE INVENTION Accordingly, the present invention devised to solve the above-mentioned problems has a gigabit class DRA.
It is an object of the present invention to provide a bit line sense amplifier that operates stably at high speed under worst-case conditions by compensating for the offset of the sense amplifier due to mismatch between transistors with M and a method of controlling the same.

【0016】一方、前述した既存の直接感知増幅器やダ
イナミックCMOSラッチの感知増幅器がオフセットに
より敏感に影響を受けるのは、対称構造トランジスター
間のレース(Race)により感知動作が遂行されるた
めであって、即ち、図1の直接感知増幅器において、ト
ランジスター(NA1とNA2)によりビットライン間
の電圧差(Δv)は、電流差で増幅されて感知されるの
で、トランジスター(NA1とNA2)の電流駆動に対
するレースが感知動作中に起る。
On the other hand, the reason why the conventional direct sense amplifier or the sense amplifier of the dynamic CMOS latch is sensitive to the offset is that the sensing operation is performed by the race between the symmetric transistors. That is, in the direct sense amplifier of FIG. 1, the voltage difference (Δv) between the bit lines is amplified and sensed by the transistors (NA1 and NA2) due to the current difference. A race occurs during the sensing operation.

【0017】最も一般的に用いられるダイナミックCM
OSラッチビットライン感知増幅器の場合にもクロス結
合(Cross−Coupled)されたトランジスタ
ー間にレースが起るようになる。
The most commonly used dynamic CM
In the case of the OS latch bit line sense amplifier, a race occurs between cross-coupled transistors.

【0018】従って、レースがない新たな概念の感知方
式が必要であるが、本発明においては、更にこのような
要求を充足させるビットライン感知増幅器を提供するこ
とにその目的がある。
Therefore, there is a need for a new concept of a sensing scheme without a race. It is another object of the present invention to provide a bit line sense amplifier that satisfies such a demand.

【0019】[0019]

【課題を解決するための手段】上記目的を達成するため
に本発明の請求項1は、再生増幅手段を具備するメモリ
素子のビットライン感知増幅器において、第1ビットラ
イン(BL)のデータを反転出力する第1インバータ
ー:第2ビットライン(/BL)のデータを反転出力す
る第2インバーター:コラムデコーダーの出力信号(G
Yi)に従って上記第1及び第2インバーターの出力端
とデータバス間を夫々切換える第1及び第2スイッチン
グ手段:オフセット補償信号(CMP)に従って上記第
1及び第2インバーターの入/出力端間を夫々切替える
第3及び第4スイッチング手段:及び、上記外部コラム
デコーダーの出力信号(GYi)を含む内部信号に従っ
て上記オフセット補償信号(CMP)を発生させるオフ
セット補償信号(CMP)発生手段を具備することを特
徴とする。
In order to achieve the above object, a first aspect of the present invention is a bit line sense amplifier of a memory device having a reproducing amplifier, wherein data of a first bit line (BL) is inverted. First inverter to output: Inverts and outputs data of second bit line (/ BL) Second inverter: Output signal of column decoder (G
First and second switching means for respectively switching between the output terminals of the first and second inverters and the data bus according to Yi): respectively, between the input / output terminals of the first and second inverters according to an offset compensation signal (CMP). Switching third and fourth switching means: and an offset compensation signal (CMP) generating means for generating the offset compensation signal (CMP) according to an internal signal including an output signal (GYi) of the external column decoder. And

【0020】更に、請求項2は、請求項1において、プ
ルアップ駆動信号(PD)を発生させるプルアップ駆動
信号(PD)発生手段: プルダウン制御信号(GZ
i)を発生させるプルダウン制御信号(GZi)発生手
段を具備し:上記第1及び第2インバーターは、夫々プ
ルアップ及びプルダウントランジスターを具備し、上記
プルアップトランジスターのソース端が上記プルアップ
駆動信号(PD)の印加受け、上記プルダウントランジ
スターのソース端が上記プルダウン制御信号(GZi)
に従ってアース端と連結されるよう構成したことを特徴
とする。
Further, the present invention provides a pull-up drive signal (PD) generating means for generating a pull-up drive signal (PD): a pull-down control signal (GZ).
i) generating means for generating a pull-down control signal (GZi): the first and second inverters each include a pull-up and pull-down transistor, and a source terminal of the pull-up transistor is connected to the pull-up driving signal (GZi). PD), and the source end of the pull-down transistor receives the pull-down control signal (GZi).
In accordance with (1) and (2) are connected to the ground end.

【0021】更に、本発明の請求項3は、請求項1また
は請求項2において、上記オフセット補償信号(CM
P)発生手段は、ライト時にデータバスから上記第1ビ
ットライン(BL)、第2ビットライン(/BL)へデ
ータが伝達されることができるようオフセット補償信号
(CMP)を活性化するように構成したことを特徴とす
る。
Further, according to a third aspect of the present invention, in the first or second aspect, the offset compensation signal (CM
P) The generating means activates the offset compensation signal (CMP) so that data can be transmitted from the data bus to the first bit line (BL) and the second bit line (/ BL) at the time of writing. It is characterized by comprising.

【0022】又、本発明の請求項4は、請求項3におい
て、(GZi)を非活性化し、上記プルアップ駆動信号
(PD)発生手段は、ライト時プルアップ駆動信号(P
D)をフローディングさせるよう構成されることを特徴
とする。
According to a fourth aspect of the present invention, in the third aspect, (GZi) is deactivated, and the pull-up drive signal (PD) generating means includes a write-time pull-up drive signal (P
D) is configured to be loaded.

【0023】又、本発明の請求項5は、請求項3におい
て、上記オフセット補償信号(CMP)発生手段は、外
部ラス(RAS)信号がローに活性化されると、一定時
間遅らせた後にオフセット補償信号(CMP)をハイに
出力した後、一定時間遅らせた後に上記オフセット補償
信号(CMP)を更にローに遷移させて出力するよう構
成したことを特徴とする。
According to a fifth aspect of the present invention, in the third aspect, when the external RAS (RAS) signal is activated low, the offset compensating signal (CMP) generating means sets the offset after a predetermined time delay. After the compensation signal (CMP) is output high, the offset compensation signal (CMP) is further shifted to low and output after delaying for a predetermined time.

【0024】又、本発明の請求項6は、請求項5におい
て、上記オフセット補償信号(CMP)発生手段は、外
部ラス信号を一定時間遅らせる第1遅延器と、上記第1
遅延器出力の反転値を一定時間遅らせる第2遅延器と、
上記第1及び第2遅延器夫々の出力をそれぞれ入力せし
めるANDゲートとを具備することを特徴とする。
According to a sixth aspect of the present invention, in the fifth aspect, the offset compensating signal (CMP) generating means includes a first delay unit for delaying an external lath signal for a predetermined time,
A second delay device for delaying the inverted value of the output of the delay device for a predetermined time;
And an AND gate for inputting the output of each of the first and second delay devices.

【0025】又、本発明の請求項7は、請求項4におい
て、上記プルダウン制御信号(GZi)発生手段は、上
記第1及び第2インバーターのうち、データバスに連結
された感知増幅器のインバーターのみ動作させるようプ
ルダウン制御信号(GZi)を発生させるように構成し
たことを特徴とする。
According to a seventh aspect of the present invention, in the fourth aspect, the pull-down control signal (GZi) generating means includes only the inverter of the sense amplifier connected to the data bus among the first and second inverters. The pull-down control signal (GZi) is generated to operate.

【0026】また、本発明の請求項は、請求項4にお
いて、上記プルアップ駆動信号(PD)発生手段は、プ
レチャージ時に、電圧V〔=主電源(Vcc)−上記
第1及び第2インバーターに夫々具備されたプルアップ
トランジスターの閾電圧(V)〕をプルアップ駆動信
号(PD)として出力し、オフセット補償と感知時に主
電源(Vcc)をプルアップ駆動信号(PD)として出
力するように構成したことを特徴とする。
According to an eighth aspect of the present invention, in the fourth aspect, the pull-up drive signal (PD) generating means is configured to provide a voltage V K [= main power supply (Vcc) -the first and the second at the time of precharge. 2 inverters respectively provided by the threshold voltage of the pull-up transistor and (V T)] is output as pull-up driving signal (PD), the output of the main power supply (Vcc) when sensing the offset compensation as a pull-up driving signal (PD) It is characterized by having comprised so that it may perform.

【0027】又、本発明の請求項は、請求項におい
て、上記プルアップ駆動信号(PD)発生手段は、オフ
セット補償信号(CMP)がハイに活性化されると、V
をプルアップ駆動信号(PD)として出力し、メモリ
素子の内部信号であるプレチャージ制御信号(PC)が
ハイからローへ遷移すると、主電源(Vcc)をプルア
ップ駆動信号(PD)として出力した後、一定時間の間
主電源(Vcc)をプルアップ駆動信号(PD)に維持
した後にはアース電位をプルアップ駆動信号(PD)と
して出力するように構成したことを特徴とする。
According to a ninth aspect of the present invention, in the eighth aspect , the pull-up drive signal (PD) generating means is configured to output a signal when the offset compensation signal (CMP) is activated to a high level.
K is output as a pull-up drive signal (PD), and when the precharge control signal (PC), which is an internal signal of the memory element, transitions from high to low, the main power supply (Vcc) is output as a pull-up drive signal (PD). Then, after maintaining the main power supply (Vcc) at the pull-up drive signal (PD) for a certain period of time, the ground potential is output as the pull-up drive signal (PD).

【0028】又、本発明の請求項10は、請求項にお
いて、上記プルアップ駆動信号(PD)発生手段は、上
記オフセット補償信号(CMP)とプレチャージ制御信
号(PC)を入力せしめるNANDゲートと、上記プレ
チャージ制御信号(PC)の反転値を一定時間遅らせる
第4遅延器と、上記第4遅延器の出力と上記プレチャー
ジ制御信号(PC)を入力せしめるORゲートと、上記
NANDゲート及びORゲート夫々の出力を入力せしめ
る第2ANDゲートと、上記NANDゲートの出力に従
ってVをプルアップ駆動信号(PD)として出力する
ように構成した第1トランジスターと、上記ORゲート
の出力に従って主電源(Vcc)をプルアップ駆動信号
(PD)として出力するよう構成した第2トランジスタ
ーと、上記第2ANDゲートの出力に従ってアース電位
をプルアップ駆動信号(PD)として出力するように構
成した第3トランジスターとを具備することを特徴とす
る。
According to a tenth aspect of the present invention, in the ninth aspect , the pull-up drive signal (PD) generating means includes a NAND gate for inputting the offset compensation signal (CMP) and a precharge control signal (PC). A fourth delay unit for delaying the inverted value of the precharge control signal (PC) by a predetermined time; an OR gate for receiving the output of the fourth delay unit and the precharge control signal (PC); OR gate and the second 2AND gate for inputting the imagewise signal respective outputs, the NAND gate and the first transistor configured to output a V K as a pull-up driving signal (PD) according to the output of said OR gate of the main power source in accordance with the output ( Vcc) as a pull-up drive signal (PD), and the second transistor A third transistor configured to output a ground potential as a pull-up drive signal (PD) in accordance with an output of the ND gate.

【0029】又、本発明の請求項11は、請求項10
おいて、上記プレチャージ制御信号(PC)に従って上
記第1ビットライン(BL)及び第2ビットライン(/
BL)をプレチャージするプレチャージ手段を具備する
ことを特徴とする。
According to claim 11 of the present invention, in claim 10 , the first bit line (BL) and the second bit line (/) are controlled according to the precharge control signal (PC).
BL) is provided.

【0030】又、本発明の請求項12は、請求項11
おいて、上記プレチャージ手段は、上記プレチャージ制
御信号(PC)に従って上記第1ビットライン(BL)
と第2ビットライン(/BL)間を切替える第5スイッ
チング手段を具備することを特徴とする。
According to a twelfth aspect of the present invention, in the eleventh aspect , the precharge means is configured to control the first bit line (BL) according to the precharge control signal (PC).
And a fifth switching means for switching between the first bit line and the second bit line (/ BL).

【0031】又、本発明の請求項13は、請求項12
おいて、上記プレチャージ手段は、ハーフ駆動電圧印加
端:上記プレチャージ制御信号(PC)に従って上記第
1ビットライン(BL)とハーフ駆動電圧印加端間を切
替える第6スイッチング手段: 及び上記ブレチャージ
制御信号(PC)に従って上記第2ビットライン(/B
L)とハーフ駆動電圧印加端間を切替える第7スイッチ
ング手段を具備することを特徴とする。
According to a thirteenth aspect of the present invention, in the twelfth aspect , the precharge means comprises a half drive voltage application terminal: the first bit line (BL) is half driven in accordance with the precharge control signal (PC). Sixth switching means for switching between voltage application terminals: and the second bit line (/ B) according to the blur charge control signal (PC).
L) and a seventh switching means for switching between the half drive voltage application terminal.

【0032】又、本発明の請求項14は、再生増幅手段
を具備するメモリ素子のビットライン感知増幅器におい
て、第1ビットライン(BL)から入力されるデータを
反転出力する第1インバーター: 第2ビットライン
(/BL)から出力されるデータを反転出力する第2イ
ンバーター: 外部コラムデコーダーの出力信号(GY
i)に従って上記第1及び第2インバーターの出力端と
予定されたデータバス間を夫々切替える第1及び第2ス
イッチング手段: 及び、外部オフセット補償信号(C
MP)に従って上記第1及び第2インバーターの入/出
力端間を夫々切替える第3及び第4スイッチング手段を
具備することを特徴とする。
According to a fourteenth aspect of the present invention, there is provided a bit line sense amplifier of a memory device having a reproducing amplifier, wherein a first inverter for inverting and outputting data input from a first bit line (BL) is provided. Second inverter for inverting and outputting data output from bit line (/ BL): output signal (GY) of external column decoder
first and second switching means for respectively switching between the output terminals of the first and second inverters and a predetermined data bus according to i): and an external offset compensation signal (C
MP) according to the present invention, wherein third and fourth switching means for switching between the input / output terminals of the first and second inverters, respectively, are provided.

【0033】又、本発明の請求項15は、第1ビットラ
イン(BL)及び第2ビットライン(/BL)から入力
されるデータを反転出力する第1及び第2インバータ:
及び、オフセット補償信号(CMP)に従って上記第1
及び第2インバーターの入/出力端間を切り替える第1
及び第2スイッチング手段を具備するビットライン感知
増幅器の制御方法において、上記ビットラインをプレチ
ャージする段階:上記第1及び第2インバーター夫々の
入力端と出力端を連結するよう上記第1及び第2スイッ
チング手段を切替えてオフセットを補償する段階: 及
びワードラインの活性化によりセルと連結されたビット
ラインの電圧のみ変わるようにして、上記第1及び第2
インバーターのうち、一つは増幅動作をし、他の一つは
オフセット補償後の入出力電圧をそのまま維持するよう
にする段階を含む、ことを特徴とする。
[0033] Further, Claim 15 of the present invention, first and second inverters for inverting and outputting the data input from the first bit line (BL) and second bitline (/ BL):
And the first signal according to the offset compensation signal (CMP).
And the first for switching between the input / output terminals of the second inverter
And controlling the bit line sense amplifier including the second switching means and precharging the bit line: the first and second inverters are connected to connect the input terminal and the output terminal of each of the first and second inverters. Switching the switching means to compensate for the offset; and activating the word line so that only the voltage of the bit line connected to the cell is changed, so that the first and second voltages are changed.
One of the inverters performs an amplifying operation, and the other includes a step of maintaining an input / output voltage after offset compensation.

【0034】又、本発明の請求項16は、請求項15
おいて、上記第1及び第2インバーターのプルアップ駆
動電圧は、プレチャージ時に主電源(Vcc)−上記第
1及び第2インバーターに具備されるプルアップトラン
ジスターの閾電圧(V)になるよう制御されることを
特徴とする。
According to a sixteenth aspect of the present invention, in the fifteenth aspect , the pull-up drive voltage of the first and second inverters is provided between the main power supply (Vcc) and the first and second inverters during precharge. The threshold voltage (V T ) of the pull-up transistor to be controlled is controlled.

【0035】又、本発明の請求項17は、請求項16
おいて、上記第1及び第2インバーターのプルアップ駆
動電圧は、オフセット補償と感知動作時に主電源になる
よう制御されることを特徴とする。
A seventeenth aspect of the present invention is characterized in that, in the sixteenth aspect , the pull-up driving voltage of the first and second inverters is controlled to be a main power supply during offset compensation and sensing operation. I do.

【0036】又、本発明の請求項18は、請求項15
おいて、上記第1及び第2インバーターは、ライト動作
時にインアクティブに制御されることを特徴とする。
According to claim 18 of the present invention, in claim 15 , the first and second inverters are controlled to be inactive during a write operation.

【0037】又、本発明の請求項19は、請求項16
おいて、上記オフセット補償信号(CMP)は、上記デ
ータバスから上記ビットラインにデータが伝達されるよ
う発生されることを特徴とする。
According to a nineteenth aspect of the present invention, in the sixteenth aspect , the offset compensation signal (CMP) is generated so that data is transmitted from the data bus to the bit line.

【0038】[0038]

【発明の実施の形態】以下、添付した図2乃至図12を
参照して本発明の実施の形態を詳細に説明する。図2は
本発明に適用される基本原理を説明するための概念回路
図であり、図3は図2の入出力伝送カーブ(Trans
fercurve)であ。図において、21はインバ
ーター、22はスイッチを夫々示す。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to FIGS. FIG. 2 is a conceptual circuit diagram for explaining a basic principle applied to the present invention, and FIG. 3 is an input / output transmission curve (Trans) shown in FIG.
fercurve) Ru Der. In the figure, 21 indicates an inverter, and 22 indicates a switch.

【0039】インバーター21は、図3に示されたよう
な入出力伝送カーブを示すが、入力端と出力端がスイッ
チ22により連結されると、トランジスターの変動によ
るオフセットに拘らず、インバーター21の増幅度が最
も大きい状態に入力と出力が定められる。この状態では
インバーター21のPMOSとNMOSトランジスター
にながれる電流が同じである。
The inverter 21 exhibits an input / output transmission curve as shown in FIG. 3, but when the input terminal and the output terminal are connected by the switch 22, the amplification of the inverter 21 is performed irrespective of the offset due to the fluctuation of the transistor. The input and output are determined in the state where the degree is the highest. In this state, the currents flowing through the PMOS and NMOS transistors of the inverter 21 are the same.

【0040】スイッチ22がオフされた後、入力がΔv
程変わると、インバーター21の出力はΔi=(GmN
+GmP)Δvに増幅される。ここで、GmN,GmP
は、夫々NMOSとPMOSトランジスターの伝達電導
度である。このようなインバーター21のオフセット補
償原理を本ビットライン感知増幅器に適用した。
After the switch 22 is turned off, the input becomes Δv
The output of the inverter 21 becomes Δi = ( GmN
+ G mP ) Δv. Here, G mN , G mP
Is the transmission conductivity of the NMOS and PMOS transistors, respectively. The principle of offset compensation of the inverter 21 is applied to the present bit line sense amplifier.

【0041】図4及び図5は、本発明のオフセット補償
機能があるビットライン感知増幅器の動作原理を説明す
るための概念図である。図4はワードライン(WL)が
非活性の状態〔‘ロー(LOW)’〕で、スイッチ(S
1,S2)が“オン”されて、プレチャージされている
ビットライン(BL & /BL)に対し夫々インバー
ターのオフセットを補償する。
FIGS. 4 and 5 are conceptual diagrams for explaining the operation principle of the bit line sense amplifier having the offset compensation function according to the present invention. FIG. 4 shows a state in which the word line (WL) is inactive ['LOW'] and the switch (S) is inactive.
1, S2) are turned "on" to compensate the inverter offset for the pre-charged bit lines (BL & / BL) respectively.

【0042】図5は感知動作を説明するための概念図で
あって、図示のとおり、本発明が第図4のとおりオフセ
ット補償がされた後、スイッチ(S1,S2)は‘オ
フ’,スイッチ(S3,S4)は‘オン’になり、ワー
ドライン(WL)が活性化〔‘ハイ’(High
)’〕されて、セルキャパシター(Cs)のデータが
ビットライン(BL)に微小な電圧差を誘導し、この信
号がインバーター31を通じて増幅される。
FIG. 5 is a conceptual diagram for explaining a sensing operation. As shown, after offset compensation is performed as shown in FIG. 4 according to the present invention, the switches (S1, S2) are turned off and the switches are turned off. (S3, S4) is turned on, and the word line (WL) is activated ['high' (High)
) '], The data of the cell capacitor (Cs) induces a small voltage difference on the bit line (BL), and this signal is amplified through the inverter 31.

【0043】反面、インバーター32は入力電圧である
/BLの電圧に変化がないため、オフセット補償後の入
出力電圧をそのまま維持する。従って、本発明に適用さ
れた感知方式は、既存の感知増幅器とは異なり、トラン
ジスター間のレースがないため、オフセットの影響を受
けなく安定した感知動作を遂行する。
On the other hand, since the voltage of the input voltage / BL does not change, the inverter 32 maintains the input / output voltage after offset compensation. Accordingly, the sensing method applied to the present invention performs a stable sensing operation without being affected by an offset because there is no race between transistors unlike the existing sense amplifier.

【0044】図6は本発明の実施の形態に係るオフセッ
ト補償機能があるビットライン感知増幅器の回路図であ
る。これは図4,図5の概念図を具体的な回路で具現し
たものであって、本実施例は、夫々トランジスター(N
B1,PB1)を備えたインバーター41とトランジス
ター(NB2,PB2)を備えたインバーター42を具
備してオフセット補償及び感知を遂行する。
FIG. 6 is a circuit diagram of a bit line sense amplifier having an offset compensation function according to an embodiment of the present invention. This is a circuit diagram of the conceptual diagrams of FIGS. 4 and 5. In this embodiment, each of the transistors (N
B1 and PB1) and an inverter 42 having transistors NB2 and PB2 to perform offset compensation and sensing.

【0045】図面において、GZiはインバーターのプ
ルダウン制御信号であって、これはデータリード時にコ
ラムデコーダー出力GYiが活性化される場合にのみ
‘ハイ’になり、全体インバーター感知増幅器アレーで
不要な電力消耗がないようにする。
In the drawing, GZi is a pull-down control signal of the inverter, which becomes high only when the column decoder output GYi is activated at the time of data read, and unnecessary power consumption in the entire inverter sense amplifier array. So that there is no

【0046】ライト時にGZiは‘ロー’で非活姓化さ
れ、インバーターのプルアップ駆動信号(PD)はフロ
ーティング状態になって、インバーター41とインバー
ター42をインアクティブ(Inactive)状態に
し、一方、オフセット補償信号(CMP)は‘ハイ’で
活性化することにより、データバスからビットラインへ
データが伝達できるようにする。
At the time of writing, GZi is inactivated at "low", the pull-up drive signal (PD) of the inverter is in a floating state, and the inverter 41 and the inverter 42 are inactive (inactive), while the offset is offset. The compensating signal (CMP) is activated to be "high" so that data can be transmitted from the data bus to the bit line.

【0047】なお、上記PC,WL,GYi,SAP,
SAN等の信号は、DRAM固有の内部信号であり、C
MP,PD,GZi信号は、本発明を具現するために新
たに発生させた信号であって、これらを発生させるため
の詳細回路は、以後図9及び図10を参照して説明する
ことにする。本発明のオフセット補償機能があるビット
ライン感知増幅器は、レイアウト(Layout)面積
を減らすために、既存のプレチャージ回路(図1のNA
7,NA8,NA9)とは異なる新たなプレチャージ回
路を含んでおり、このようなプレチャージ回路が図7に
示されている。
The above PC, WL, GYi, SAP,
Signals such as SAN are internal signals unique to DRAM,
The MP, PD, and GZi signals are signals newly generated to implement the present invention, and a detailed circuit for generating these signals will be described below with reference to FIGS. . The bit line sense amplifier having the offset compensation function according to the present invention uses an existing precharge circuit (NA in FIG. 1) in order to reduce a layout area.
7, NA8, NA9) and a new precharge circuit, such a precharge circuit is shown in FIG.

【0048】図7は、本発明に適用されるプレチャージ
回路図である。DRAMでは、一般的にセルデータの再
生後にプレチャージ状態に変わるようになるが、このと
きのビットラインは‘ハイ’と‘ロー’であるため、P
Cによりトランジスター(NB8)を‘ターンオン’さ
せて、ビットラインBLと/BLの電圧を‘ハイ’と
‘ロー’の中間電圧(ハーフ駆動電圧)にする。
FIG. 7 is a diagram of a precharge circuit applied to the present invention. In general, a DRAM changes to a precharged state after reproducing cell data. At this time, since the bit lines are “high” and “low”, the P
The transistor NB8 is turned on by C, and the voltages of the bit lines BL and / BL are set to an intermediate voltage (half driving voltage) between high and low.

【0049】その後、CMPを活性化してトランジスタ
ーPB1とPB2をダイオード形態に連結してPD電圧
(V)からPMOSの閾電圧程低い電圧にBLと/B
Lがプレチャージされる。一例として、Vcc=4V
の場合、‘V=Vcc−V’であると、前述の方法
によりビットライン(BL & /BL)は、Vcc/
2(ハーフ駆動電圧)程度の電圧にプレチャージされ
る。既存のプレチャージ回路によるプレチャージも可能
である。
Thereafter, the CMP is activated to connect the transistors PB1 and PB2 in a diode form to reduce the voltage BL and / B from the PD voltage (V k ) to a voltage lower than the threshold voltage of the PMOS.
L is precharged. As an example, Vcc = 4V T
In the case of “V K = Vcc−V T ”, the bit line (BL & / BL) becomes Vcc / V
It is precharged to a voltage of about 2 (half drive voltage). Precharging by an existing precharge circuit is also possible.

【0050】図8はリード時の本発明のビットライン感
知増幅器内の主要信号のタイミング図であって、図面に
おいて、Vppはブートストラップされた電圧(Boo
tstrappdvoltage),Vはプレチャー
ジのためのPDの電圧レベルを夫々示す。
FIG. 8 is a timing chart of the main signals in the bit line sense amplifier of the present invention at the time of reading. In the drawing, Vpp is a bootstrapped voltage (Boo).
tstrappdvoltage), V K denotes respectively the voltage level of the PD for precharge.

【0051】図示の通り、リード動作は大きくプレチャ
ージ(a),オフセット補償(b),感知(C),格納
(Restore),(d)に区分される。PCによ
り、BLと/BLを“ハイ”と“ロー”の中間電圧に作
り、CMPによりビットラインをV−Vにプレチャ
ージする。
As shown, the read operation is roughly divided into precharge (a), offset compensation (b), sensing (C), storage (Restore), and (d). The PC, creating an intermediate voltage of the BL and / BL "high" and "low", to precharge the bit line to V K -V T by CMP.

【0052】その次に、PDとGZiが“Vcc”に活
性化されてオフセット補償を遂行し、ワードラインWL
とGYiが活性されることにより感知が開始される。セ
ルと連結されたビットラインは、伝達されたセルデータ
により小さい電圧差が漸次に誘導され、この信号がイン
バーターにより増幅されてデータバス感知増幅器に伝達
されることにより感知される。
Next, PD and GZi are activated to "Vcc" to perform offset compensation, and the word line WL
And GYi are activated to start sensing. The bit line connected to the cell is sensed by gradually inducing a smaller voltage difference in the transmitted cell data, and this signal is amplified by the inverter and transmitted to the data bus sense amplifier.

【0053】セルデータがビットラインに充分に伝達さ
れると、SAPとSANにより再生増幅器が動作してセ
ルにデータが更にライトされる。セルデータが完全に格
納されると、再びプレチャージ状態になる。
When the cell data is sufficiently transmitted to the bit line, the regenerative amplifier operates by SAP and SAN, and data is further written to the cell. When the cell data is completely stored, the cell enters the precharge state again.

【0054】GZiはオフセット補償時に全てのGZi
(1≦i≦n)が“ハイ”にならなければらならず、リ
ード時にはコラムデコーダーにより選択された感知増幅
器のGZiだけが“ハイ”にならなければならない。
GZi is all GZi at the time of offset compensation.
(1 ≦ i ≦ n) must be “high”, and only the GZi of the sense amplifier selected by the column decoder must be “high” at the time of reading.

【0055】図9は、オフセット補償信号CMPを発生
させるCMP発生部の回路図であって、CMP発生部は
図示の通りRAS(Row Address Stro
be)を一定時間遅らせる遅延器(71)と、遅延器
(71)出力の反転値を一定時間遅らせる遅延器(7
2)と、遅延器(71,72)夫々の出力を受けてAN
D演算してCMPに出力するANDゲート(73)を具
備する。
FIG. 9 is a circuit diagram of a CMP generator for generating an offset compensation signal CMP. The CMP generator includes a RAS (Row Address Strong) as shown in the figure.
be) for a fixed time, and a delay device (7) for delaying the inverted value of the output of the delay device (71) for a certain time.
2) and receives the output of each of the delay units (71, 72)
An AND gate (73) for performing D operation and outputting the result to the CMP is provided.

【0056】ここで、RAS信号がローで活性化される
と、遅延器(71)による遅延後にCMPがハイにな
り、遅延器(72)による遅延後に更にローに遷移する
ようになる。
Here, when the RAS signal is activated at a low level, the CMP goes high after the delay by the delay unit (71), and further transitions to low after the delay by the delay unit (72).

【0057】従って、遅延器(72)の遅延時間の幅を
有するCMPが生成される。図10は、プルアップ駆動
信号PDを発生させるPD発生部の回路図であって、図
示の通り、PD発生部はCMPとPCとを入力するNA
NDゲート(74)と、PCの反転値を一定時間遅らせ
る遅延器(75)と、遅延器(75)の出力とPCとを
入力するORゲート(76)と、NANDゲート(7
4)及びORゲート(76)夫々の出力を入力するAN
Dゲート(77)と、NANDゲート(74)の出力に
従ってVをPDに出力するよう構成されたPMOSト
ランジスター(78)と、ORゲート(76)の出力に
従ってVccをPDに出力するよう構成されたPMOS
トランジスター(79)と、ANDゲート(77)の出
力に従ってアース電位をPDに出力するよう構成された
NMOSトランジスター(80)を具備する。
Therefore, a CMP having the width of the delay time of the delay unit (72) is generated. FIG. 10 is a circuit diagram of a PD generator for generating the pull-up drive signal PD. As shown in the figure, the PD generator has an NA for inputting CMP and PC.
An ND gate (74), a delay unit (75) for delaying the inverted value of PC for a predetermined time, an OR gate (76) for inputting the output of the delay unit (75) and PC, and a NAND gate (7)
4) and an OR gate (76) that inputs the respective outputs
And D gate (77), and configured PMOS transistor to output a V K to the PD in accordance with the output of the NAND gate (74) (78), is configured to output Vcc to the PD in accordance with the output of the OR gate (76) PMOS
It comprises a transistor (79) and an NMOS transistor (80) configured to output a ground potential to the PD according to the output of the AND gate (77).

【0058】PDの電圧レベルは“V”,“Vc
c”,“アース電位”の三つであり、これは図示の通
り、CMP及びPCにより生成される。即ち、CMPが
ハイで活性化されると、PDがVになった後、PCが
ハイからローに遷移すると、Vccにドライブされる。
遅延器(75)による遅延時間の間Vccを維持した後
にはNMOSトランジスター(80)がANDゲート
(77)によりターンオンされて、PDはアース電位に
なる。
The voltage levels of PD are “V K ” and “Vc”.
c "," a three ground potential ", which as shown, is produced by CMP and PC. That is, when the CMP is activated high, after the PD becomes V K, PC is When transitioning from high to low, it is driven to Vcc.
After maintaining Vcc for the delay time of the delay unit (75), the NMOS transistor (80) is turned on by the AND gate (77), and the PD is set to the ground potential.

【0059】図11及び図12は、感知増幅器により誘
導されるパワーラインノイズを減らすための再生増幅器
の駆動を説明するための回路図及び信号タイミング図で
ある。ビットライン感知幅器器の動作により誘導される
パワーライン(Vcc&GND)のノイズを減らすため
の再生増幅器の動作で、多数個の再生増幅器が同時に動
作するに従って、Vccからビットラインへビットライ
ンからグラウンドへ多くの電流が流れるようになるた
め、パワーラインの電圧が甚しく振動するようになる。
FIGS. 11 and 12 are a circuit diagram and a signal timing diagram for explaining the driving of the regenerative amplifier for reducing the power line noise induced by the sense amplifier. An operation of a regenerative amplifier for reducing noise of a power line (Vcc & GND) induced by an operation of a bit line sensing width device. As a plurality of regenerative amplifiers operate simultaneously, from Vcc to a bit line to a bit line to a ground. Since a large amount of current flows, the voltage of the power line greatly oscillates.

【0060】本発明においては、図11及び図12に示
す通り、再生増幅器の動作時にパワーラインに誘導され
るノイズを滅らすために制御信号SANとSAPを二つ
の部分に分けて時間差を置いて動作する方法を適用して
いる。即ち、SAP1,SAN1制御信号が活性化さ
れ、一定時間Tdのディレー(Delay)後に、SA
P2,SAN2制御信号が活性化されることによりパワ
ーラインに誘導されるノイズを著しく減らすことができ
る。
In the present invention, as shown in FIGS. 11 and 12, the control signals SAN and SAP are divided into two parts and a time difference is set therebetween in order to eliminate noise induced on the power line when the regenerative amplifier operates. Apply a method that works. That is, the SAP1 and SAN1 control signals are activated, and after a delay (Delay) for a certain time Td, the SA1 and SAN1 control signals are activated.
Activation of the P2 and SAN2 control signals can significantly reduce noise induced on the power line.

【0061】この際、SAP1,SAN1制御信号とS
AP2,SAN2制御信号の活性化時間の間に差異を與
えるために、SAP1,SAN1制御信号のドライバー
と上記SAP2,SAN2制御信号のドライバーのトラ
ンジスターのサイズを調整することにより活性化時間に
ディレーを與える。
At this time, the SAP1 and SAN1 control signals and S
In order to provide a difference between the activation times of the AP2 and SAN2 control signals, the delay of the activation time is adjusted by adjusting the size of the transistors of the drivers of the SAP1 and SAN1 control signals and the driver of the SAP2 and SAN2 control signals. Give.

【0062】[0062]

【発明の効果】上記の通り構成される本発明は、トラン
ジスター間のミスマッチによる感知増幅器のオフセット
を補償することにより、ワーストケースの条件下でも高
速に安定して動作できる効果がある。
The present invention configured as described above has an effect that it can operate stably at high speed even under worst case conditions by compensating for the offset of the sense amplifier due to mismatch between transistors.

【図面の簡単な説明】[Brief description of the drawings]

【図1】既存のビットライン感知増幅器の回路図であ
る。
FIG. 1 is a circuit diagram of an existing bit line sense amplifier.

【図2】本発明に適用される基本原理を説明するための
概念回路図である。
FIG. 2 is a conceptual circuit diagram for explaining a basic principle applied to the present invention.

【図3】図3の入出力伝送カーブを示す特性図である。FIG. 3 is a characteristic diagram showing an input / output transmission curve of FIG.

【図4】本発明のオフセット補償機能を有するビットラ
イン感知増幅器の動作原理を説明するための概念図であ
る。
FIG. 4 is a conceptual diagram illustrating an operation principle of a bit line sense amplifier having an offset compensation function according to the present invention.

【図5】本発明のオフセット補償機能を有するビットラ
イン感知増幅器の動作原理を説明するための概念図であ
る。
FIG. 5 is a conceptual diagram illustrating an operation principle of a bit line sense amplifier having an offset compensation function according to the present invention.

【図6】本発明の一実施例に係るオフセット補償機能を
有するビットライン感知増幅器の回路図である。
FIG. 6 is a circuit diagram of a bit line sense amplifier having an offset compensation function according to an embodiment of the present invention.

【図7】本発明に適用されるプレチャージ回路図であ
る。
FIG. 7 is a precharge circuit diagram applied to the present invention.

【図8】リード時の本発明のビットライン感知増幅器内
の主要信号のタイミング図である。
FIG. 8 is a timing diagram of main signals in the bit line sense amplifier of the present invention during a read.

【図9】オフセット補償信号CMP発生部の回路図であ
る。
FIG. 9 is a circuit diagram of an offset compensation signal CMP generator.

【図10】プルアップ駆動信号PD発生部の回路図。FIG. 10 is a circuit diagram of a pull-up drive signal PD generator.

【図11】感知増幅器により誘導されるパワーラインノ
イズを減らすための再生増幅器の駆動を説明するための
回路図である。
FIG. 11 is a circuit diagram illustrating driving of a regenerative amplifier for reducing power line noise induced by a sense amplifier.

【図12】同タイミングである。FIG. 12 shows the same timing.

【符号の説明】[Explanation of symbols]

NA1〜NA9 NMOSトランジスター NB1〜NB9 NMOSトランジスター PB1,PB2 PMOSトランジスター S1,S2,S3,S4 スイッチ 31,32,41,42 インバーター BL,/BL ビットライン SAN,SAP 再生増幅器の制御信号 GYi コラムデコーダーの出力 GWi ライト用コラムデコーダーの出力 PC プレチャージ制御信号 HV ハーフ駆動電圧(Vcc/2) Cs セルキャパシター WL ワードライン NA1 to NA9 NMOS transistor NB1 to NB9 NMOS transistor PB1, PB2 PMOS transistor S1, S2, S3, S4 Switch 31, 32, 41, 42 Inverter BL, / BL Bit line SAN, SAP Control signal of regenerative amplifier Output of GYi column decoder GWi Write column decoder output PC precharge control signal HV Half drive voltage (Vcc / 2) Cs Cell capacitor WL Word line

Claims (19)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 再生増幅手段を具備するメモリ素子のビ
ットライン感知増幅器において、 第1ビットライン(BL)のデータを反転出力する第1
インバーター: 第2ビットライン(/BL)のデータを反転出力する第
2インバーター: コラムデコーダーの出力信号(GYi)に従って上記第
1及び第2インバーターの出力端とデータバス間を夫々
切換える第1及び第2スイッチング手段: オフセット補償信号(CMP)に従って上記第1及び第
2インバーターの入/出力端間を夫々切替える第3及び
第4スイッチング手段:及び上記外部コラムデコーダー
の出力信号(GYi)を含む内部信号に従って上記オフ
セット補償信号(CMP)を発生させるオフセット補償
信号(CMP)発生手段を具備することを特徴とするビ
ットライン感知増幅器。
1. A bit line sense amplifier for a memory device having a reproduction amplifier means, wherein a first bit line (BL) data is inverted and output.
Inverter: A second inverter that inverts and outputs data of a second bit line (/ BL): A first and a second that respectively switch between the output terminals of the first and second inverters and the data bus according to an output signal (GYi) of a column decoder. 2 switching means: third and fourth switching means for switching between the input / output terminals of the first and second inverters respectively according to an offset compensation signal (CMP): and an internal signal including an output signal (GYi) of the external column decoder A bit line sense amplifier comprising an offset compensation signal (CMP) generating means for generating the offset compensation signal (CMP) according to the following.
【請求項2】 請求項1において、プルアップ駆動信号
(PD)を発生させるプルアップ駆動信号(PD)発生
手段: プルダウン制御信号(GZi)を発生させるプルダウン
制御信号(GZi)発生手段を具備し: 上記第1及び第2インバーターは、夫々プルアップ及び
プルダウントランジスターを具備し、 上記プルアップトランジスターのソース端が上記プルア
ップ駆動信号(PD)の印加受け、上記プルダウントラ
ンジスターのソース端が上記プルダウン制御信号(GZ
i)に従ってアース端と連結されるよう構成したとを特
徴とするビットライン感知増幅器。
2. A pull-up drive signal (PD) generating means for generating a pull-up drive signal (PD), comprising: a pull-down control signal (GZi) generating means for generating a pull-down control signal (GZi). The first and second inverters have pull-up and pull-down transistors, respectively. A source terminal of the pull-up transistor receives the pull-up driving signal (PD), and a source terminal of the pull-down transistor controls the pull-down. Signal (GZ
A bit line sense amplifier configured to be connected to a ground terminal according to i).
【請求項3】 請求項1または請求項2において、上記
オフセット補償信号(CMP)発生手段は、ライト時に
データバスから上記第1ビットライン(BL)、第2ビ
ットライン(/BL)へデータが伝達されることができ
るようオフセット補償信号(CMP)を活性化するよう
に構成したことを特徴とするビットライン感知増幅器。
3. The method according to claim 1, wherein said offset compensation signal (CMP) generating means transfers data from a data bus to said first bit line (BL) and said second bit line (/ BL) during writing. A bit line sense amplifier configured to activate an offset compensation signal (CMP) so that it can be transmitted.
【請求項4】 請求項3において、上記プルダウン制御
信号(GZi)発生手段は、ライト時にプルダウン制御
信号(GZi)を非活性化し、上記プルアップ駆動信号
(PD)発生手段は、ライト時プルアップ駆動信号(P
D)をフローディングさせるよう構成したことを特徴と
するビットライン感知増幅器。
4. The pull-down control signal (GZi) generating means according to claim 3, wherein said pull-down control signal (GZi) deactivates said pull-down control signal (GZi) during writing, and said pull-up driving signal (PD) generating means generates said pull-up driving signal during writing. Drive signal (P
A bit line sense amplifier, characterized in that D) is loaded.
【請求項5】 請求項3において、上記オフセット補償
信号(CMP)発生手段は、外部ラス(RAS)信号が
ローに活性化されると、一定時間遅らせた後にオフセッ
ト補償信号(CMP)をハイに出力した後、一定時間遅
らせた後に上記オフセット補償信号(CMP)を更にロ
ーに遷移させて出力するよう構成したことを特徴とする
ビットライン感知増幅器。
5. The offset compensation signal (CMP) generating means according to claim 3, wherein when the external RAS (RAS) signal is activated to be low, the offset compensation signal (CMP) is made high after delaying for a predetermined time. A bit line sense amplifier, characterized in that the bit line sense amplifier is configured to output the output signal after further delaying the offset compensation signal (CMP) to a low level after outputting the output signal for a predetermined time.
【請求項6】 請求項5において、上記オフセット補償
信号(CMP)発生手段は、外部ラス信号を一定時間遅
らせる第1遅延器と、上記第1遅延器出力の反転値を一
定時間遅らせる第2遅延器と、上記第1及び第2遅延器
夫々の出力をそれぞれ入力せしめるANDゲートとを具
備することを特徴とするビットライン感知増幅器。
6. The apparatus according to claim 5, wherein said offset compensating signal (CMP) generating means comprises: a first delay unit for delaying the external lath signal for a predetermined time; and a second delay unit for delaying the inverted value of the output of the first delay device for a predetermined time. A bit line sense amplifier, comprising: a delay circuit; and an AND gate for receiving an output of each of the first and second delay devices.
【請求項7】 請求項4において、上記プルダウン制御
信号(GZi)発生手段は、上記第1及び第2インバー
ターのうち、データバスに連結された感知増幅器のイン
バーターのみ動作させるようプルダウン制御信号(GZ
i)を発生させるように構成したことを特徴とするビッ
トライン感知増幅器。
7. The pull-down control signal (GZi) generating means according to claim 4, wherein said pull-down control signal (GZi) generating means operates only an inverter of a sense amplifier connected to a data bus among said first and second inverters.
a bit line sense amplifier configured to generate i).
【請求項8】 請求項4において、上記プルアップ駆動
信号(PD)発生手段は、プレチャージ時に、電圧V
〔=主電源(Vcc)−上記第1及び第2インバーター
に夫々具備されたプルアップトランジスターの閾電圧
(V)〕をプルアップ駆動信号(PD)として出力
し、オフセット補償と感知時に主電源(Vcc)をプル
アップ駆動信号(PD)として出力するように構成した
ことを特徴とするビットライン感知増幅器。
8. The method according to claim 4, wherein said pull-up driving signal (PD) generating means generates a voltage V K during precharge.
Outputs - [= main power (Vcc) of the first and second inverters respectively provided by the threshold voltage of the pull-up transistor (V T)] as a pull-up driving signal (PD), the main power supply when sensing the offset compensation (Vcc) is output as a pull-up drive signal (PD).
【請求項9】 請求項において、上記プルアップ駆動
信号(PD)発生手段は、オフセット補償信号(CM
P)がハイに活性化されると、Vをプルアップ駆動信
号(PD)として出力し、メモリ素子の内部信号である
プレチャージ制御信号(PC)がハイからローへ遷移す
ると、主電源(Vcc)をプルアップ駆動信号(PD)
として出力した後、一定時間の間主電源(Vcc)をプ
ルアップ駆動信号(PD)に維持した後にはアース電位
をプルアップ駆動信号(PD)として出力するように構
成したことを特徴とするビットライン感知増幅器。
9. The method according to claim 8, wherein the pull-up drive signal (PD) generating means includes an offset compensation signal (CM).
When P) is activated to a high outputs when V k as a pull-up driving signal (PD), the precharge control signal is an internal signal of the memory device (PC) transitions from high to low, the main power supply ( Vcc) to pull-up drive signal (PD)
After the main power supply (Vcc) is maintained at the pull-up drive signal (PD) for a predetermined time, the ground potential is output as the pull-up drive signal (PD). Line sense amplifier.
【請求項10】 請求項において、上記プルアップ駆
動信号(PD)発生手段は、上記オフセット補償信号
(CMP)とプレチャージ制御信号(PC)を入力せし
めるNANDゲートと、 上記プレチャージ制御信号(PC)の反転値を一定時間
遅らせる第4遅延器と、 上記第4遅延器の出力と上記プレチャージ制御信号(P
C)を入力せしめるORゲートと、 上記NANDゲート及びORゲート夫々の出力を入力せ
しめる第2ANDゲートと、上記NANDゲートの出力
に従ってVプルアップ駆動信号(PD)として出力す
るように構成した第1トランジスターと、 上記ORゲートの出力に従って主電源(Vcc)をプル
アップ駆動信号(PD)として出力するよう構成した第
2トランジスターと、 上記第2ANDゲートの出力に従ってアース電位をプル
アップ駆動信号(PD)として出力するように構成した
第3トランジスターとを具備することを特徴とするビッ
トライン感知増幅器。
10. The precharge control signal (PD) according to claim 9, wherein the pull-up drive signal (PD) generating means includes a NAND gate for inputting the offset compensation signal (CMP) and a precharge control signal (PC). A fourth delayer for delaying the inverted value of the PC by a predetermined time; an output of the fourth delayer and the precharge control signal (P
An OR gate for inputting the imagewise signal and C), the first configured to output a first 2AND gate allowed to enter the output of s the NAND gates and OR gates respectively, as V K pull-up driving signal according to the output of the NAND gate (PD) A transistor; a second transistor configured to output a main power supply (Vcc) as a pull-up drive signal (PD) according to the output of the OR gate; and a ground-up pull-up drive signal (PD) according to the output of the second AND gate. And a third transistor configured to output the bit line sense amplifier.
【請求項11】 請求項10において、上記プレチャー
ジ制御信号(PC)に従って上記第1ビットライン(B
L)及び第2ビットライン(/BL)をプレチャージす
るプレチャージ手段を具備することを特徴とするビット
ライン感知増幅器。
11. The first bit line (B) according to claim 10, wherein the first bit line (B) is controlled according to the precharge control signal (PC).
L) and a precharge means for precharging the second bit line (/ BL).
【請求項12】 請求項11において、上記プレチャー
ジ手段は、上記プレチャージ制御信号(PC)に従って
上記第1ビットライン(BL)と第2ビットライン(/
BL)間を切替える第5スイッチング手段を具備するこ
とを特徴とするビットライン感知増幅器。
12. The precharge means according to claim 11, wherein said precharge means controls said first bit line (BL) and said second bit line (/) according to said precharge control signal (PC).
A bit line sense amplifier, comprising: fifth switching means for switching between BL and BL.
【請求項13】 請求項12において、上記プレチャー
ジ手段は、ハーフ駆動電圧印加端: 上記プレチャージ制御信号(PC)に従って上記第1ビ
ットライン(BL)とハーフ駆動電圧印加端間を切替え
る第6スイッチング手段: 及び上記プレチャージ制御信号(PC)に従って上記第
2ビットライン(/BL)とハーフ駆動電圧印加端間を
切替える第7スイッチング手段を具備することを特徴と
するビットライン感知増幅器。
13. A precharge means according to claim 12, wherein said precharge means switches between said first bit line (BL) and said half drive voltage application terminal according to said precharge control signal (PC). Switching means: A bit line sense amplifier comprising: a seventh switching means for switching between the second bit line (/ BL) and a half drive voltage application terminal according to the precharge control signal (PC).
【請求項14】 再生増幅手段を具備するメモリ素子の
ビットライン感知増幅器において、 第1ビットライン(BL)から入力されるデータを反転
出力する第1インバーター: 第2ビットライン(/BL)から出力されるデータを反
転出力する第2インバーター: 外部コラムデコーダーの出力信号(GYi)に従って上
記第1及び第2インバーターの出力端と予定されたデー
タバス間を夫々切替える第1及び第2スイッチング手
段:及び、 外部オフセット補償信号(CMP)に従って上記第1及
び第2インバーターの入/出力端間を夫々切替える第3
及び第4スイッチング手段を具備することを特徴とする
ビットライン感知増幅器。
14. A bit line sense amplifier for a memory device having a reproduction amplifier means, wherein a first inverter inverts and outputs data input from a first bit line (BL): an output from a second bit line (/ BL). A second inverter for inverting and outputting the data to be output: first and second switching means for respectively switching between the output terminals of the first and second inverters and a predetermined data bus according to the output signal (GYi) of the external column decoder: A third method for switching between the input / output terminals of the first and second inverters according to an external offset compensation signal (CMP);
And a fourth switching means.
【請求項15】 第1ビットライン(BL)及び第2ビ
ットライン(/BL)から入力されるデータを反転出力
する第1及び第2インバータ:及び、 オフセット補償信号(CMP)に従って上記第1及び第
2インバーターの入/出力端間を切り替える第1及び第
2スイッチング手段を具備するビットライン感知増幅器
の制御方法において、 上記ビットラインをプレチャージする段階: 上記第1及び第2インバーター夫々の入力端と出力端を
連結するよう上記第1及び第2スイッチング手段を切替
えてオフセットを補償する段階:及び、 ワードラインの活性化によりセルと連結されたビットラ
インの電圧のみ変わるようにして、上記第1及び第2イ
ンバーターのうち、一つは増幅動作をし、他の一つはオ
フセット補償後の入出力電圧をそのまま維持するように
する段階を含むことを特徴とするビットライン感知増幅
器の制御方法。
15. A first and second inverter for inverting and outputting data input from a first bit line (BL) and a second bit line (/ BL), and the first and second inverters according to an offset compensation signal (CMP). In a method of controlling a bit line sense amplifier having first and second switching means for switching between an input / output terminal of a second inverter, precharging the bit line: input terminals of each of the first and second inverters Switching the first and second switching means to connect the first terminal and the output terminal to compensate for the offset; and activating only the word line to change only the voltage of the bit line connected to the cell, And one of the second inverters performs an amplification operation, and the other one uses the input / output voltage after offset compensation as it is. The method of the bit line sense amplifier, characterized in that it comprises a step to maintain.
【請求項16】 請求項15において、上記第1及び第
2インバーターのプルアップ駆動電圧は、プレチャージ
時に主電源(Vcc)−上記第1及び第2インバーター
に具備されるプルアップトランジスターの閾電圧
(V)になるよう制御されることを特徴とするビット
アイン感知増幅器の制御方法。
16. The pull-up driving voltage of the first and second inverters according to claim 15, wherein a pull-up driving voltage of the first and second inverters is a main power supply (Vcc) during precharge minus a threshold voltage of a pull-up transistor provided in the first and second inverters. (V T ). A method for controlling a bit-in sense amplifier, comprising:
【請求項17】 請求項16において、上記第1及び第
2インバーターのプルアッブ駆動電圧は、オフセット補
償と感知動作時に主電源になるよう制御されることを特
徴とするビットライン感知増幅器の制御方法。
17. The method of claim 16, wherein the pull-up driving voltages of the first and second inverters are controlled to be a main power supply during an offset compensation and a sensing operation.
【請求項18】 請求項15において、上記第1及び第
2インバーターは、ライト動作時にインアクティブに制
御されることを特徴とするビットライン感知増幅器の制
御方法。
18. Oite to claim 15, said first and second inverters, a control method of a bit line sense amplifier, characterized in that it is controlled inactive during a write operation.
【請求項19】 請求項16において、上記オフセット
補償信号(CMP)は、上記データバスから上記ビット
ラインにデータが伝達されるよう発生されることを特徴
とするビットライン感知増幅器の制御方法。
19. The method according to claim 16, wherein the offset compensation signal (CMP) is generated so that data is transmitted from the data bus to the bit line.
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