KR19980083401A - The input / output buffer of the semiconductor device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs
반도체 제조 분야, 특히 반도체 장치의 주변회로에 관한 것임.And more particularly to a peripheral circuit of a semiconductor device.
2. 발명이 해결하려고 하는 기술적 과제2. Technical Challenges to be Solved by the Invention
본 발명은 인쇄회로 기판상의 배선에 의한 인덕턴스 LPCB와 소자 내의 패드와 리드 프레임을 연결하는 리드선에 의한 인덕턴스 LPKG등에 기인하는 잡음인 그라운드 바운스를 최소화하는 반도체 장치의 입/출력 버퍼를 제공하고자 함.The present invention aims at providing an input / output buffer of a semiconductor device that minimizes ground bounce caused by inductance L PCB caused by wiring on a printed circuit board and inductance L PKG due to a lead wire connecting a lead frame with a pad in the device. .
3. 발명의 해결방법의 요지3. The point of the solution of the invention
출력단에 흐르는 단위 시간당 전류가 증가하는 것을 방지하기 위하여, 소정의 펄스 발생회로에 의해 제어 받는 추가의 풀다운 트랜지스터를 더 구비함.Further comprising an additional pull-down transistor controlled by a predetermined pulse generating circuit to prevent an increase in current per unit time flowing through the output stage.
4. 발명의 중요한 용도4. Important Uses of the Invention
반도체 장치의 입/출력단에 사용됨.Used for input / output of semiconductor devices.
Description
본 발명은 반도체 소자간의 신호 상호전달을 위한 입/출력 버퍼에 관한 것으로, 특히 그라운드 바운스(ground bounce)를 최소화하는 입/출력 버퍼에 관한 것이다.The present invention relates to input / output buffers for signal interconnection between semiconductor devices, and more particularly to input / output buffers that minimize ground bounce.
일반적으로, 반도체 소자는 주로 인쇄회로 기판(Printed Cricuit Board, PCB) 내에서 구성되며, 소자와 소자간의 신호 상호전달을 담당하는 입/출력 버퍼는 인쇄회로 기판의 배선에서 생성되는 인덕턴스(inductance)와 반도체 소자를 조립할 때 사용되는 리드선(lead wire)에 의해 생성되는 인덕턴스 때문에 잡음이 발생되며, 이 잡음은 신호를 왜곡시켜 반도체 소자의 오동작을 유발한다. 이러한 잡음 또는 신호왜곡의 대표적인 신호가 그라운드 바운스이다.In general, a semiconductor device is mainly constituted in a printed circuit board (PCB), and the input / output buffer responsible for the signal transfer between the device and the device has an inductance generated in the wiring of the printed circuit board Noise is generated due to the inductance generated by the lead wire used for assembling the semiconductor device. This noise may distort the signal and cause malfunction of the semiconductor device. A typical signal of such noise or signal distortion is a ground bounce.
이하, 첨부된 도면 도 1A 및 도 1B 내지 도 3을 참조하여 종래 기술 및 그 문제점을 상술한다.Hereinafter, the prior art and its problems will be described in detail with reference to FIGS. 1A and 1B to 3.
우선, 도 1A 및 도 1B는 종래의 출력 버퍼의 트랜지스터의 구성을 회로도 및 웨이퍼 상의 단면도로 나타낸 것이다.1A and 1B show a circuit diagram and a cross-sectional view on a wafer of a transistor of a conventional output buffer.
도 1A에 도시된 바와 같이 종래의 출력 버퍼는 각각 입력 신호 INPUT에 제어 받되, 그 채널에 VSS가 연결된 풀다운 NMOS 트랜지스터 MN01과, 그 채널에 VDD가 연결된 풀업 PMOS 트랜지스터 MP01으로 구성되며, 출력단에는 패드가 연결되어 있다.As shown in FIG. 1A, a conventional output buffer is composed of a pull-down NMOS transistor MN01 whose V SS is connected to its channel and a pull-up PMOS transistor MP01 whose V DD is connected to its channel, each of which is controlled by an input signal INPUT. Pads are connected.
도 1B은 이를 웨이퍼 상에 구현한 단면도이다.FIG. 1B is a cross-sectional view of the wafer on the wafer.
다음으로, 도 2는 각종 배선에 의한 인덕턴스를 예시한 것으로, 리드 프레임을 연결하는 인쇄회로 기판상의 배선에 의한 인덕턴스 LPCB와 소자 내의 패드와 리드 프레임을 연결하는 리드선에 의한 인덕턴스 LPKG를 나타내고 있다.Next, FIG. 2 illustrates the inductance by various wirings and shows an inductance L PKG due to a lead wire connecting a lead frame and an inductance L PCB caused by a wiring on a printed circuit board connecting the lead frame .
다시 도 1A 및 도 1B로 돌아가, 입력 신호 INPUT이 로우 레벨에서 하이 레벨로 변화하게 되면 출력단에 축적된 전하는 풀다운 NMOS 트랜지스터 MN01을 통해 방전되고, 전류 i가 발생된다.Referring again to FIGS. 1A and 1B, when the input signal INPUT changes from a low level to a high level, the charge accumulated at the output terminal is discharged through the pull-down NMOS transistor MN01, and a current i is generated.
이때, 출력부하로 있던 인덕턴스는 수학식 1과 같이 나타낼 수 있다.At this time, the inductance of the output load can be expressed by Equation (1).
[수학식 1][Equation 1]
따라서, 원하지 않는 잡음 V′(그라운드 바운스)를 유발하고, 이 잡음 크기에 따라 다시 잡음 V″(링 백(ring back), 출력 로우 전압 VOH)를 유발한다. 이를 도 3에 도시하였다.Thus, an undesired noise V '(ground bounce) is induced and again causes a noise V "(ring back, output low voltage V OH ) in accordance with this noise magnitude. This is shown in FIG.
여기서 만약, 잡음 V″이 다음 단의 반도체 소자가 규정하는 입력 로우 전압(VIL) 크기보다 크면 문제점이 발생하게 된다. 즉, 설계자는 시간 t1에서 다음 단의 반도체 소자의 입력이 로우가 되기를 기대하나, 실제로는 t2에서 로우로 인식되기 때문에 신호전달 지연 시간만큼 차이가 발생하게 된다.Here, if the noise V "is larger than the input low voltage (V IL ) size defined by the next-stage semiconductor device, a problem arises. That is, the designer expects the input of the next-stage semiconductor device to be low at time t 1 , but actually the difference is caused by the signal transmission delay time since it is recognized as low at t 2 .
또, 다른 문제점은 잡음 V′전압 크기이다. 즉, 잡음 V′전압 크기가 다음 단의 반도체 소자의 정해진 규격보다 크면 다음 단의 누설 전류를 발생시키고, 또한 계속적으로 인가되기 때문에 소자의 수명에도 연관이 되어 소자의 신뢰성에 중요한 문제점이 된다. 더구나 잡음 V′의 절대값이 더욱 커지면, 다음 단의 반도체 소자에서 핫 캐리어(hot carrier) 등을 유발하여 반도체 소자의 신뢰성을 크게 저하시키는 문제점이 있다.Another problem is the noise V 'voltage magnitude. That is, if the voltage V 'is larger than the predetermined standard of the next-stage semiconductor device, the leakage current is generated at the next stage. Further, since the voltage is continuously applied, it is related to the lifetime of the device. In addition, if the absolute value of the noise V 'becomes larger, hot carriers or the like may be generated in the semiconductor device at the next stage, thereby greatly lowering the reliability of the semiconductor device.
상기와 같은 문제점을 해결하기 위한 여러 가지 방법이 제시되고 있으나 이들은 그다지 큰 효과를 발휘하고 있지 못하다.Various methods for solving the above problems have been proposed, but they have not been so effective.
그 일예로 도 1에 도시된 출력 버퍼의 패드와 풀다운 NMOS 트랜지스터 MN01 사이에 저항을 삽입하는 방식이 있다. 그러나, 삽입된 저항이 전압강하를 일으켜 출력 버퍼의 중요한 출력 특성인 VOL/IOL특성을 열화시키는 요인으로 작용하는 문제점이 있다. 즉, IOL이 약간만 커져도 VOL은 풀다운 NMOS 트랜지스터 MN01 및 저항에 의한 전압강하가 합쳐져 VOL값이 커지게 된다.For example, there is a method of inserting a resistor between the pad of the output buffer shown in FIG. 1 and the pull-down NMOS transistor MN01. However, there is a problem that the inserted resistance causes a voltage drop, which causes deterioration of the V OL / I OL characteristic, which is an important output characteristic of the output buffer. That is, I OL is only slightly grow, V OL becomes the value V OL increases the voltage drop due to the combined pull-down NMOS transistor MN01 and a resistor.
상기한 설명을 수학식 2에 나타내었다.The above description is shown in Equation (2).
[수학식 2]&Quot; (2) "
VOL=VDS+IOL·RV OL = V DS + I OL R
참고로, VOL은 낮으면 낮을수록 좋으며, TTL 레벨에서 VOL의 최대값은 0.4V이다.For reference, the lower the V OL is, the better, and the maximum value of V OL at the TTL level is 0.4V.
다른 예는 슬루(slew)비 제어 방식을 적용한 출력 버퍼로써, 이를 도 4에 도시하였다.Another example is an output buffer using a slew rate control scheme, as shown in FIG.
도시된 바와 같이 종래의 슬루(slew)비 제어 방식을 적용한 출력 버퍼는 지연부 A와 지연부 B의 전달 지연시간을 조절함으로써 하여 두 개의 풀다운 NMOS 트랜지스터 MN01, MN02의 턴-온 시간을 달리하여 전류흐름을 배분하고자 하는 방식이다. 그러나, 이 방식의 문제점은 일정시간 후에는 풀다운 NMOS 트랜지스터 MN01 및 MN02가 동시에 턴-온 되어 전류량을 증가시키는 점이다. 즉, 풀다운 NMOS 트랜지스터 MN01이 패드에 충전된 전하를 충분히 방전시키지 못한 상태에서 풀다운 NMOS 트랜지스터 MN02가 턴-온 되면, 전하가 방전될 수 있는 통로가 늘어나게 되어 풀다운 NMOS 트랜지스터 MN01, MN02로 흐를수 있는 단위 시간당 전류량이 증가하게 된다.As shown in the drawing, the output buffer using the conventional slew ratio control scheme adjusts the transmission delay time of the delay unit A and the delay unit B, thereby varying the turn-on time of the two pull-down NMOS transistors MN01 and MN02, It is a way to distribute the flow. However, the problem with this method is that pull-down NMOS transistors MN01 and MN02 are simultaneously turned on after a certain time to increase the amount of current. That is, when the pull-down NMOS transistor MN02 is turned off in a state in which the charge stored in the pad is not sufficiently discharged, a path through which the charge can be discharged is increased, and thus, a unit capable of flowing to the pull-down NMOS transistors MN01 and MN02 The amount of current per hour increases.
단위 시간당 전류의 크기가 커지면 상기한 수학식 1에서 설명한 바와 같이 원하지 않은 잡음 V′이 커지게 되며, 부수적으로 잡음 V″도 커지게 되어 다시 상기한 문제점에 봉착하게 된다.If the magnitude of the current per unit time increases, the undesired noise V 'becomes large as described in Equation (1) above, and the noise V "increases incidentally.
이상에서는 출력 버퍼를 위주로 설명하였으나, 상기한 문제점들은 입력 버퍼에서도 유발되는 것들이다.Although the output buffer has been described above, the above problems are also caused in the input buffer.
본 발명은 출력단에 흐르는 단위 시간당 전류가 증가하는 것을 방지하기 위하여, 소정의 펄스 발생회로에 의해 제어 받는 추가의 풀다운 트랜지스터를 더 구비함으로써 그라운드 바운스를 최소화하는 반도체 장치의 입/출력 버퍼를 제공하는데 그 목적이 있다.The present invention provides an input / output buffer of a semiconductor device that minimizes ground bounce by further including an additional pull-down transistor controlled by a predetermined pulse generating circuit to prevent the current per unit time flowing through the output terminal from increasing, There is a purpose.
도 1A는 종래 기술에 따른 출력 버퍼의 회로 구성도,FIG. 1A is a circuit configuration diagram of an output buffer according to the prior art,
도 1B는 종래 기술에 따른 출력 버퍼를 웨이퍼 상에 구현한 단면도,1B is a cross-sectional view of a prior art output buffer implemented on a wafer,
도 2는 반도체 장치에서 발생되는 인덕턴스의 예시도,2 is an illustration of an inductance generated in a semiconductor device,
도 3은 인덕턴스에 의한 신호전달 왜곡 파형도,3 is a waveform diagram of signal transmission distortion due to inductance,
도 4는 종래 기술에 따른 슬루비 제어 방식의 출력 버퍼,FIG. 4 is a block diagram of the output buffer of the conventional slub-
도 5는 본 발명의 일실시예에 따른 출력 버퍼의 회로 구성도,5 is a circuit configuration diagram of an output buffer according to an embodiment of the present invention,
도 6는 본 발명의 일실시예에 따른 출력 버퍼의 각 노드의 파형도,6 is a waveform diagram of each node of the output buffer according to an embodiment of the present invention,
도 7은 도 4 및 도 5에 도시된 회로에서 각 트랜지스터의 전류 파형도,Fig. 7 is a current waveform diagram of each transistor in the circuit shown in Figs. 4 and 5,
도 8은 도 4 및 도 5에 도시된 회로의 출력 파형도.Fig. 8 is an output waveform diagram of the circuit shown in Figs. 4 and 5. Fig.
* 도면의 주요 부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
MP01 : 풀업 PMOS 트랜지스터MP01: Pull-up PMOS transistor
MN01,MN02 : 풀다운 NMOS 트랜지스터MN01, MN02: Pull-down NMOS transistor
상기와 같은 목적을 달성하기 위하여 본 발명의 입/출력 버퍼는 각각 제1 및 제2 지연수단을 통해 지연된 입력신호에 제어 받아 출력단을 구동하는 풀업 드라이버 및 제1 풀다운 드라이버; 소정의 펄스 발생수단; 및 상기 입력단으로부터 상기 펄스 발생수단을 통해 제어 받는 제2 풀다운 드라이버를 구비하여, 상기 제2 풀다운 드라이버는 상기 입력단이 전이한 후에 먼저 인에이블 되고, 상기 제1 풀다운 드라이버는 상기 펄스 발생수단의 듀티 주기만큼 지연되어 인에이블되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided an input / output buffer including: a pull-up driver and a first pull-down driver that are controlled by an input signal delayed through first and second delay means and drive an output stage, respectively; A predetermined pulse generating means; And a second pull-down driver controlled by the pulse generating means from the input terminal, wherein the second pull-down driver is enabled first after the input terminal transitions, and the first pull- And is enabled to be delayed as much as possible.
이하, 첨부된 도면 도 5 내지 도 8을 참조하여 본 발명의 일실시예를 상술한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to Figs. 5 to 8 attached hereto.
우선, 도 5는 본 발명의 일실시예에 따른 출력 버퍼의 구성도이다.5 is a configuration diagram of an output buffer according to an embodiment of the present invention.
더불어 도 6은 도 5에 도시된 출력 버퍼의 각 노드의 파형도를 나타낸 것이다.6 is a waveform diagram of each node of the output buffer shown in Fig.
도시된 바와 같은 출력 버퍼의 동작을 살펴보면, 우선 입력신호 INPUT에 하이 레벨 신호가 인가되면 노드 A, B, Z는 로우 레벨이 되고, 이에 따라 패드에 하이 레벨이 인가된다.Referring to the operation of the output buffer as shown, when a high level signal is applied to the input signal INPUT, the nodes A, B, and Z are low level, and a high level is applied to the pad.
한편, 입력신호 INPUT이 로우 레벨로 변화하면 노드 A는 하이 레벨이 되어 풀업 PMOS 트랜지스터 MP01을 턴-오프 시키며, 노드 α는 하이 레벨이 인가되고, 노드 γ는 이전에 하이 레벨이므로 노드 Z에 하이 레벨이 인가되어 풀다운 NMOS 트랜지스터 MN01이 턴온되어 패드에 축적된 전하를 방전하기 시작한다.On the other hand, when the input signal INPUT changes to the low level, the node A becomes the high level to turn off the pull-up PMOS transistor MP01, the node? Is applied with the high level, The pull-down NMOS transistor MN01 is turned on to start discharging the charge accumulated in the pad.
다시 노드 γ가 일정 전달 지연시간에 의해 로우 레벨로 변화하면 노드 Z는 로우 레벨이 되어 풀다운 NMOS 트랜지스터 MN01이 턴-오프 되고 방전을 중단하게 된다. 이때는 아직도 노드 B가 로우 레벨 상태이므로 패드에 충전된 전하가 방전할 정규 패스가 존재하지 않기 때문에 노드 A, B, Z를 통해 방전이 이루어지게 된다.If the node y changes to the low level again due to the predetermined propagation delay time, the node Z becomes low level and the pull-down NMOS transistor MN01 is turned off and the discharge is stopped. At this time, since the node B is still in the low level state, there is no normal path for discharging the electric charge charged in the pad, so the discharge is performed through the nodes A, B, and Z.
이후, 일정 전달 지연시간이 흐른 후 노드 B는 하이 레벨 상태가 되어 풀다운 NMOS 트랜지스터 MN02을 턴-온 시키게 되고 최종 방전이 일어난다.Thereafter, the node B becomes a high level state after a certain transfer delay time, and the pull-down NMOS transistor MN02 is turned on, and the final discharge occurs.
이와 같이 양분된 전류에 의해 단위 시간당 전류량 즉, di/dt는 격감하게 된다.The amount of current per unit time, that is, di / dt, is reduced by the current thus divided.
상기와 같은 회로를 구성하는데 있어서 또 하나의 장점은 풀다운 NMOS 트랜지스터 MN01은 동적(dynamic) 하이 상태에서만 동작하고 풀다운 NMOS 트랜지스터 MN02만이 DC 관계에만 관여하기 때문에 원하는 규격의 출력 버퍼(또는 입력 버퍼)의 설계가 용이하다는데 있다.Another advantage in constructing such a circuit is that the pull-down NMOS transistor MN01 only operates in the dynamic high state and only the pull-down NMOS transistor MN02 is involved only in the DC relationship, so the design of the output buffer (or input buffer) Is easy.
도 7에는 상기의 도 4 및 도 5의 회로에 대한 MN01과 MN02에서의 전류의 변화 양상을 도시하였다.Fig. 7 shows the change of currents in MN01 and MN02 for the circuits of Figs. 4 and 5 above.
도시된 바와 같이 종래의 슬루(slew)비 제어 방식의 출력 버퍼 회로에서는 풀-다운 NMOS 트랜지스터 MN01, MN02가 동시에 턴-온 됨으로써 패드에서 바라보는 전류량은 극대화되기 때문에 그라운드 바운스 전압이 대단히 큰 반면, 본 발명의 일실시예에 따른 출력 버퍼 회로의 풀-다운 NMOS 트랜지스터 MN01, MN02은 전류를 각각 다른 시간에서 양분하기 때문에 단위 시간당 전류크기가 격감함을 알 수 있다.As shown in the drawing, in the output buffer circuit of the conventional slew ratio control method, since the pull-down NMOS transistors MN01 and MN02 are turned on at the same time, the ground bounce voltage is extremely large because the amount of current to be viewed from the pad is maximized, It can be seen that the pull-down NMOS transistors MN01 and MN02 of the output buffer circuit according to an embodiment of the present invention divide the currents at different times, respectively, so that the current size per unit time is greatly reduced.
도 8에 HSPICE를 이용하여 모의 실험결과를 도시하고 있는바, 종래의 슬루(slew)비 제어 방식의 출력 버퍼 회로에 비해 본 발명의 일실시예에 따른 출력 버퍼 회로가 그라운드 바운스 전압면에서 1.1V이상 개선되었음을 알 수 있다.FIG. 8 shows simulation results using HSPICE. As compared with the output buffer circuit of the conventional slew ratio control method, the output buffer circuit according to the embodiment of the present invention has a ground bounce voltage of 1.1 V It can be understood that it is improved.
본 발명은 상기와 같은 실시예에서 설명한 출력 버퍼 뿐 아니라 입력 버퍼에도 물론 적용 가능하다.The present invention is applicable to the input buffer as well as the output buffer described in the above embodiment.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be apparent to those of ordinary skill in the art.
상기한 바와 같이 본 발명은 PCI(Peripheral Component Interconnection) 버퍼 및 SCSI(Small Computer System Interface) 제품과 같은 하이 엔드(high end) 제품을 비롯한 일반적인 반도체 장치의 입/출력 버퍼의 그라운드 바운스를 최소화하는 효과가 있다.As described above, the present invention minimizes the ground bounce of input / output buffers of general semiconductor devices including high end products such as PCI (Peripheral Component Interconnection) buffers and SCSI (Small Computer System Interface) products have.
Claims (5)
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1997
- 1997-05-15 KR KR1019970018685A patent/KR100265834B1/en not_active IP Right Cessation
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Legal Events
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| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050524 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |