KR19980076580A - LCD and its manufacturing method - Google Patents
LCD and its manufacturing method Download PDFInfo
- Publication number
- KR19980076580A KR19980076580A KR1019970013349A KR19970013349A KR19980076580A KR 19980076580 A KR19980076580 A KR 19980076580A KR 1019970013349 A KR1019970013349 A KR 1019970013349A KR 19970013349 A KR19970013349 A KR 19970013349A KR 19980076580 A KR19980076580 A KR 19980076580A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- semiconductor layer
- wiring
- data
- metal layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 101
- 239000002184 metal Substances 0.000 claims abstract description 101
- 239000004065 semiconductor Substances 0.000 claims abstract description 74
- 239000010408 film Substances 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 31
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 29
- 239000010409 thin film Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 158
- 239000000758 substrate Substances 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 29
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 15
- 238000002161 passivation Methods 0.000 claims description 15
- 230000001681 protective effect Effects 0.000 claims description 12
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical group [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 2
- 239000011241 protective layer Substances 0.000 claims description 2
- 241000270730 Alligator mississippiensis Species 0.000 claims 1
- 239000011159 matrix material Substances 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- -1 or the like Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910000599 Cr alloy Inorganic materials 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/50—Protective arrangements
- G02F2201/506—Repairing, e.g. with redundant arrangement against defective part
Landscapes
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명의 액정표시소자는 게이트절연막이 박막트랜지스터 영역에만 형성되어 있으며, 데이터배선과 동일한 금속으로 이루어진 게이트전극 위에 금속층이 형성되어 있다. 금속층은 데이터배선과 동일한 금속으로 이루어져 데이터배선의 형성과 동시에 형성되어 데이터배선 및 소스/드레인전극의 에칭시 게이트배선이 에칭되는 것을 방지한다. 반도체층은 게이트배선의 일부와 데이터배선을 따라 형성되며, 일부가 에칭되어 금속층과 소스/드레인전극 사이 및 금속층과 데이터전극 사이로 누설전류가 흐르는 것을 방지한다.In the liquid crystal display of the present invention, the gate insulating film is formed only in the thin film transistor region, and a metal layer is formed on the gate electrode made of the same metal as the data wiring. The metal layer is formed of the same metal as the data line and is formed at the same time as the data line is formed to prevent the gate line from being etched during the etching of the data line and the source / drain electrodes. The semiconductor layer is formed along a portion of the gate wiring and the data wiring, and is partially etched to prevent leakage current from flowing between the metal layer and the source / drain electrodes and between the metal layer and the data electrode.
Description
본 발명은 액정표시소자에 관한 것으로, 특히 게이트배선을 데이터배선과 동일한 금속으로 형성하며 상기한 게이트배선 위에 데이터배선과 동일한 금속으로 이루어진 금속층을 적층하여 공정이 간단함과 동시에 게이트배선의 단선을 방지할 수 있는 액정표시소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device. In particular, the gate wiring is formed of the same metal as the data wiring, and a metal layer made of the same metal as the data wiring is stacked on the gate wiring to simplify the process and prevent disconnection of the gate wiring. The present invention relates to a liquid crystal display device and a method of manufacturing the same.
텔레비젼이나 퍼스널컴퓨터 등의 표시장치로서 주로 사용되고 있는 CRT(cathod ray tube)는 대면적의 화면을 만들 수 있다는 장점이 있지만, 이러한 대면적의 화면을 만들기 위해서는 전자총(electron gun)과 발광물질이 도포된 스크린이 일정 거리 이상을 유지해야만 하기 때문에 그 부피가 커지는 문제가 있었다. 따라서, CRT는 현재 활발하게 연구되고 있는 벽걸이용 텔레비젼 등에 적용할 수 없을 뿐만 아니라, 근래에 주목받고 있는 휴대용 텔레비젼이나 노트북 컴퓨터 등과 같이 저전력을 필요로 하며 소형화를 요구하는 전자제품에도 적용할 수가 없었다.The CRT (cathod ray tube), which is mainly used as a display device such as a television or a personal computer, has the advantage of making a large area screen, but in order to make such a large area screen, an electron gun and a light emitting material are coated. Since the screen has to be kept a certain distance or more, there is a problem that the volume becomes large. Therefore, the CRT is not only applicable to wall-mounted televisions, which are currently being actively researched, but also to electronic products requiring low power and requiring miniaturization, such as portable TVs and notebook computers, which are attracting attention in recent years.
이러한 표시장치의 요구에 부응하여 LCD(Liquid Crystal Display), PDP (Plasma Display Panel), ELD(Electroluminescent Display), VFD(Vacuum Fluorescent Display)와 같은 여러가지의 평판표시장치가 연구되고 있지만, 그 중에서도 LCD(액정표시소자)가 여러가지의 단점에도 불구하고 화질이 우수하며 저전력을 사용한다는 점에서 근래에 가장 활발하게 연구되고 있다. 이러한 LCD로는 단순매트릭스(Passive Matrix) 구동방식 LCD와 액티브매트릭스(Active Matrix) 구동방식 LCD가 있다. 단순매트릭스 구동방식 LCD가 게이트배선(gate bus line)에 연결된 복수의 화소에 신호전압을 인가하는데 비해, 액티브매트릭스 구동방식 LCD는 각각의 화소에 다이오우드(diode)나 박막트랜지스터(thin film transistor)와 같은 능동소자(active element)를 부착하여 각각의 화소를 독립적으로 구동하여 인접화소의 데이터신호에 의한 영향을 최소화시켜 콘트라스트비(contrast ratio)를 높이면서 게이트배선 수를 증가시키는 구동방식이다.In response to the needs of such display devices, various flat display devices such as liquid crystal displays (LCDs), plasma display panels (PDPs), electroluminescent displays (ELDs), and vacuum fluorescent displays (VFDs) have been studied. In spite of various disadvantages, liquid crystal display devices have been researched most recently in that they have excellent image quality and use low power. Such LCDs include passive matrix driven LCDs and active matrix driven LCDs. Whereas a simple matrix drive LCD applies signal voltage to a plurality of pixels connected to a gate bus line, an active matrix drive LCD has a diode or thin film transistor for each pixel. An active element is attached to drive each pixel independently to minimize the influence of data signals of adjacent pixels, thereby increasing the contrast ratio and increasing the number of gate wirings.
도 1은 능동소자로서 TFT가 적용된 종래 액티브매트릭스 구동방식 LCD의 평면도이다. 도면에 나타낸 바와 같이, 기판(1)에는 게이트배선(2) 및 데이터배선(3)이 종횡으로 배치되어 화소영역을 정의한다. 게이트배선(2)과 데이터배선(3)의 교차점에는 TFT가 형성되어, 게이트전극(5)이 게이트배선(2)에 연결되고 소스/드레인전극(12)이 데이터배선(3) 및 화소전극(17)에 연결된다. 도면에서는 비록 한 화소만을 나타내고 있지만, 이러한 화소가 액정패널(liquid crystal pannel) 전체에 걸쳐서 대단히 많은 수가 존재한다. 또한, 액정패널은 도면표시하지 않은 외부구동회로에 전기적으로 연결되어 각 화소에 신호전압이 인가된다.1 is a plan view of a conventional active matrix driving type LCD in which a TFT is applied as an active element. As shown in the figure, the gate wiring 2 and the data wiring 3 are vertically and horizontally arranged on the substrate 1 to define the pixel region. A TFT is formed at the intersection of the gate wiring 2 and the data wiring 3 so that the gate electrode 5 is connected to the gate wiring 2, and the source / drain electrode 12 is connected to the data wiring 3 and the pixel electrode ( 17). Although only one pixel is shown in the figure, there are a very large number of such pixels throughout the liquid crystal panel. In addition, the liquid crystal panel is electrically connected to an external driving circuit (not shown), and a signal voltage is applied to each pixel.
도 2는 도 1의 A-A'선 단면도로서, 설명의 편의를 위해 화소영역, 게이트패드영역, 데이터패드영역을 한 도면에 나타낸다. 도면에 나타낸 바와 같이, 기판(1)의 화소영역 및 게이트패드영역에는 금속을 적층하고 패터닝(patterning) 하여 게이트전극(5) 및 게이트패드(20)가 형성되며, 그 위에 게이트절연막(6)이 적층된다. 화소영역의 게이트절연막(6) 위에는 반도체층(8) 및 n+층(10)이 적층되며, 그 위에 소스/드레인전극(12)이 형성됨과 동시에 데이터패드영역의 게이트절연막(6) 위에 데이터패드(24)가 형성된다. 그리고, 상기한 기판(1) 전체에 걸쳐서 보호막(14)이 적층되는데, 화소영역, 게이트패드영역 및 데이터패드영역의 보호막(14)에는 도면에 나타낸 바와 같이 각각 콘택홀(contact hole)(15, 27, 28)이 형성된다. 화소영역에는 화소전극(17)이 형성되어 홀(15)을 통해 소스/드레인전극(12)에 전기적으로 접속되며, 게이트패드영역과 데이터패드영역에는 금속층(22)이 적층되어 게이트패드(20)와 데이터패드(24)가 외부구동회로에 접속된다.FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1, and illustrates a pixel area, a gate pad area, and a data pad area in one view for convenience of description. As shown in the figure, the gate electrode 5 and the gate pad 20 are formed by stacking and patterning metal in the pixel region and the gate pad region of the substrate 1, and the gate insulating film 6 is formed thereon. Are stacked. The semiconductor layer 8 and the n + layer 10 are stacked on the gate insulating film 6 of the pixel region, and the source / drain electrodes 12 are formed thereon, and the data pad is disposed on the gate insulating film 6 of the data pad region. 24 is formed. The passivation layer 14 is stacked over the entire substrate 1. The passivation layer 14 of the pixel area, the gate pad area, and the data pad area has contact holes 15, as shown in the drawing. 27, 28) are formed. A pixel electrode 17 is formed in the pixel region, and is electrically connected to the source / drain electrode 12 through the hole 15. A metal layer 22 is stacked in the gate pad region and the data pad region to form the gate pad 20. And a data pad 24 are connected to an external drive circuit.
도면에 나타낸 바와 같이, 화소영역과 데이터패드영역의 홀(15, 28)은 보호막(14)에만 형성되지만, 게이트패드영역의 홀(27)은 게이트절연막(6)과 보호막(14)에 형성된다. 각각의 홀(15, 27, 28)은 드라이에칭과 같은 에칭방법에 의해 동시에 형성되기 때문에, 보호막(14)이 모두 에칭된 후 게이트패드영역의 게이트절연막(6)이 에칭되는 동안 데이터패드(24)가 에칭용 가스 등에 접촉하여 데이터패드(24) 표면이 변질된다. 이 변질에 의해 데이터패드(24)에 접촉저항이 생기게 되어 외부구동회로로부터 데이터배선으로 입력되는 신호전압이 지연된다. 또한, 게이트패드(20) 위의 게이트절연막(6)과 보호막(14)이 에칭될 때, 양막의 에칭선택비(etching selectivity)가 다른 경우에는 게이트절연막(6)에 언더컷(undercut)이 발생하게 되어 외부구동회로로부터의 신호가 화소영역에 전달되지 못하는 문제가 있었다.As shown in the figure, the holes 15 and 28 of the pixel region and the data pad region are formed only in the passivation layer 14, while the holes 27 of the gate pad region are formed in the gate insulating layer 6 and the passivation layer 14. . Since each of the holes 15, 27, and 28 is formed at the same time by an etching method such as dry etching, the data pad 24 while the gate insulating film 6 in the gate pad region is etched after all of the protective film 14 is etched. ) Touches the etching gas or the like to deteriorate the surface of the data pad 24. This alteration causes contact resistance on the data pad 24, which delays the signal voltage input from the external drive circuit to the data wiring. In addition, when the gate insulating film 6 and the protective film 14 on the gate pad 20 are etched, undercut may occur in the gate insulating film 6 when the etching selectivity of the two films is different. Therefore, there was a problem that a signal from an external driver circuit cannot be transmitted to the pixel region.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 게이트절연막을 박막트랜지스터 영역에만 형성하고, 게이트배선의 일부분 위에 금속층을 형성해서 보호막만이 게이트패드영역과 데이터패드영역을 덮고 있도록 하여 패드오픈시 데이터패드에 접촉저항이 발생하는 것을 방지함으로써 신호전압의 지연을 방지할 수 있는 액정표시소자 및 그 제조방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the foregoing, and a gate insulating film is formed only in a thin film transistor region, and a metal layer is formed on a portion of the gate wiring so that only the protective layer covers the gate pad region and the data pad region. An object of the present invention is to provide a liquid crystal display device and a method for manufacturing the same, which can prevent a delay of signal voltage by preventing contact resistance from occurring.
본 발명의 다른 목적은, 게이트배선과 데이터배선을 동일한 금속으로 형성함으로써 제조공정이 간단한 액정표시소자 및 그 제조방법을 제공하는 것이다.Another object of the present invention is to provide a liquid crystal display device having a simple manufacturing process and a method of manufacturing the same by forming the gate wiring and the data wiring by the same metal.
본 발명의 또 다른 목적은, 게이트배선 위에 금속층을 형성하여 게이트배선의 단선을 방지할 수 있는 액정표시소자 및 그 제조방법을 제공하는 것이다.Another object of the present invention is to provide a liquid crystal display device and a method of manufacturing the same, which can prevent disconnection of the gate wiring by forming a metal layer on the gate wiring.
상기한 목적을 달성하기 위해, 본 발명에 따른 액정표시소자는 화소영역, 게이트패드영역, 데이터패드영역으로 구성된 기판과, 상기한 기판의 화소영역에 형성된 게이트전극 및 게이트배선과 게이트패드영역에 형성된 게이트패드와, 상기한 게이트전극 위에 형성된 게이트절연막과, 상기한 화소영역에 형성된 반도체층과, 상기한 화소영역의 반도체층의 위에 형성된 소스/드레인전극, 데이터배선, 게이트배선의 일부분 위에 형성된 금속층, 게이트패드 위에 형성된 금속층 및 데이터패드영역에 형성된 데이터패드와, 상기한 기판 전체에 걸쳐서 적층된 보호막과, 상기한 보호막 위의 화소영역에 형성된 화소전극 및 게이트패드영역과 데이터패드영역에 형성된 패드전극으로 구성된다. 게이트전극, 게이트배선, 소스/드레인전극, 데이터배선, 게이트패드, 데이터패드는 동일한 금속으로 형성되며, 게이트배선 위의 금속층의 일부분이 반도체층과 겹치기 때문에 소스/드레인전극 및 데이터배선의 에칭시 게이트배선이 에칭되는 것을 방지하는 동시에 게이트배선이 단선되는 것을 방지한다. 상기한 금속층과 반도체층이 겹치는 영역에는 홀이 형성되어 게이트배선 위의 금속층과 소스/드레인전극 사이 및 금속층과 데이터배선 사이로 누설전류가 흐르는 것을 방지한다.In order to achieve the above object, the liquid crystal display device according to the present invention is formed on a substrate consisting of a pixel region, a gate pad region, a data pad region, a gate electrode formed on the pixel region of the substrate, and a gate wiring and a gate pad region. A gate pad, a gate insulating film formed on the gate electrode, a semiconductor layer formed on the pixel region, a source / drain electrode formed on the semiconductor layer of the pixel region, a data wiring, a metal layer formed on a portion of the gate wiring, A data pad formed on the metal layer and the data pad region formed on the gate pad, a passivation layer stacked over the entire substrate, a pixel electrode formed on the pixel region on the passivation layer, and a pad electrode formed on the gate pad region and the data pad region. It is composed. The gate electrode, the gate wiring, the source / drain electrode, the data wiring, the gate pad, and the data pad are formed of the same metal, and a part of the metal layer on the gate wiring overlaps the semiconductor layer, so that the gate of the source / drain electrode and the data wiring is etched. This prevents the wiring from being etched and prevents the gate wiring from disconnecting. Holes are formed in the region where the metal layer and the semiconductor layer overlap, to prevent leakage current from flowing between the metal layer on the gate line and the source / drain electrodes and between the metal layer and the data line.
상기한 구성의 액정표시소자를 제조하는 방법은, 기판 위에 금속을 적층하고 에칭하여 화소영역에 게이트전극 및 게이트배선을 형성하고 게이트패드영역에 게이트패드를 형성하는 단계와, 화소영역에 반도체층을 형성하는 단계와, 금속을 적층하고 에칭하여 화소영역의 반도체층 위에 소스/드레인전극, 데이터배선 및 금속층을 형성하고 데이터패드영역에 데이터패드를 형성하는 단계와, 상기한 기판 전체에 걸쳐서 보호막을 형성하는 단계와, 게이트배선 위의 반도체층을 에칭하는 단계와, 상기한 화소영역, 게이트패드영역, 데이터패드영역을 에칭하여 컨택홀을 형성하는 단계와, 상기한 보호막 위의 화소영역에 화소전극을 형성하고 게이트패드영역 및 데이터패드영역에 패드전극을 형성하는 단계로 구성된다.A method of manufacturing a liquid crystal display device having the above-described configuration includes forming a gate electrode and a gate wiring in a pixel region by laminating and etching a metal on a substrate, and forming a gate pad in the gate pad region, and forming a semiconductor layer in the pixel region. Forming a source / drain electrode, a data wiring and a metal layer on the semiconductor layer of the pixel region by forming and etching a metal; forming a data pad in the data pad region; and forming a protective film over the entire substrate. Forming a contact hole by etching the pixel area, the gate pad area, and the data pad area; and forming a pixel electrode on the pixel area on the passivation layer. And forming pad electrodes in the gate pad region and the data pad region.
도 1은, 종래 액정표시소자의 평면도.1 is a plan view of a conventional liquid crystal display device.
도 2는, 도 1의 A-A'선 단면도.FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1. FIG.
도 3은, 본 발명에 따른 액정표시소자를 나타내는 도면.3 is a view showing a liquid crystal display device according to the present invention.
도 4는, 도 3의 B-B'선 단면도.4 is a cross-sectional view taken along the line BB ′ of FIG. 3.
도 5는, 본 발명의 박막트랜지스터 제조방법을 나타내는 도면.5 is a view showing a thin film transistor manufacturing method of the present invention.
도 6(a)는, 도 3의 C-C'선 단면도.Fig. 6A is a cross-sectional view taken along the line CC 'of Fig. 3.
도 6(b)는, 도 3의 D-D'선 단면도.(B) is sectional drawing in the DD 'line | wire of FIG.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
101 : 기판 102 : 게이트배선101: substrate 102: gate wiring
103 : 데이터배선 105 : 게이트전극103: data wiring 105: gate electrode
106 : 게이트절연막 108 : 반도체층106 gate insulating film 108 semiconductor layer
110 : 오믹콘택층 112 : 소스/드레인전극110: ohmic contact layer 112: source / drain electrode
114 : 보호막 115 : 콘택홀114: protective film 115: contact hole
117 : 화소전극 120 : 게이트패드117: pixel electrode 120: gate pad
122 : 패드전극 124 : 데이터패드122: pad electrode 124: data pad
127,128,132 : 홀 130 : 금속층127,128,132: hole 130: metal layer
도 3 및 도 4는 본 발명에 따른 LCD를 나타내는 도면으로, 도 3은 평면도이고, 도 4는 도 3의 B-B'선 단면도이다. 도 4는 비록 화소영역의 TFT영역의 단면도이지만, 설명의 편의를 위해 게이트패드영역, 데이터패드영역을 한 도면에 나타낸다. 종래의 LCD에서 반도체층 및 소스/드레인전극이 TFT영역에만 형성되는 것에 비해, 도면에 도시된 본 발명의 LCD에서는 반도체층(108)이 게이트배선(102) 및 데이터배선(103)을 따라 형성된다. 이때, 데이터배선(103) 아래의 반도체층(108)은 전체 데이터배선(103)을 따라 형성되지만, 게이트배선(102) 위의 반도체층(108)은 상기한 게이트배선(102)을 따라 일정한 길이만큼 형성된다. 또한, 상기한 반도체층(108)이 게이트배선(102)과 데이터배선(103) 전체을 따라 형성되는 것도 가능하며, 게이트배선(102)과 데이터배선(103)의 교차부분에만 형성되어 상기한 게이트배선(102)과 데이터배선(103)을 절연시키는 것도 가능하다. 물론, 이러한 경우에도 게이트전극(105)과 소스/드레인전극(112) 사이의 반도체층(108)은 활성층의 역할을 한다. 게이트전극(105) 위에 적층되는 게이트절연막(106)도 종래의 LCD에서는 액정패널 전체에 걸쳐서 적층되는데 비해, 본 발명에서는 TFT영역에만 적층된다. 따라서, 외부구동회로와 연결되는 데이터패드(124)와 게이트패드(120) 위에는 보호막(114)만이 형성되기 때문에, 패드오픈시 게이트패드영역에서 2중막의 에칭에 의한 언터컷이 발생하지 않게 될 뿐만 아니라, 게이트패드영역의 막이 에칭되는 동안 데이터패드에 가스 등이 작용하여 패드가 변질되는 것을 방지할 수 있게 된다.3 and 4 are views showing the LCD according to the present invention, FIG. 3 is a plan view, and FIG. 4 is a cross-sectional view taken along line BB ′ of FIG. 3. 4 is a cross-sectional view of the TFT area of the pixel area, but for convenience of description, the gate pad area and the data pad area are shown in one drawing. In the conventional LCD, the semiconductor layer and the source / drain electrodes are formed only in the TFT region, whereas in the LCD of the present invention, the semiconductor layer 108 is formed along the gate wiring 102 and the data wiring 103. . In this case, the semiconductor layer 108 under the data line 103 is formed along the entire data line 103, but the semiconductor layer 108 on the gate line 102 has a predetermined length along the gate line 102. As long as it is formed. In addition, the semiconductor layer 108 may be formed along the entire gate wiring 102 and the data wiring 103, and may be formed only at the intersection of the gate wiring 102 and the data wiring 103 and the gate wiring described above. It is also possible to insulate the 102 and the data wiring 103 from each other. Of course, even in this case, the semiconductor layer 108 between the gate electrode 105 and the source / drain electrode 112 serves as an active layer. The gate insulating film 106 stacked on the gate electrode 105 is also laminated over the entire liquid crystal panel in the conventional LCD, whereas in the present invention, the gate insulating film 106 is laminated only in the TFT region. Therefore, since only the passivation layer 114 is formed on the data pad 124 and the gate pad 120 connected to the external driving circuit, the undercut due to the etching of the double layer in the gate pad region is not generated when the pad is opened. In addition, gas and the like act on the data pad while the film of the gate pad region is etched to prevent the pad from being deteriorated.
그러나, 상기한 구조의 LCD에서도 게이트배선(102)과 데이터배선(103)을 동일한 금속이나 에칭선택비가 같은 금속으로 형성할 때에는 게이트절연막(106)이 TFT영역에만 적층되어 있기 때문에 소스/드레인전극(112)을 형성하기 위해 금속을 에칭할 때 게이트배선(102) 및 게이트패드(120)가 에칭되는 문제가 있다. 이러한 문제를 해결하기 위해, 도면에 나타낸 바와 같이 게이트배선(102)의 일부분과 게이트패드(120) 위에 금속층(130)을 형성하여 상기한 게이트배선(102) 및 게이트패드(120)를 덮도록 하는데, 금속층(130)은 데이터배선(103)과 동일한 금속을 사용할 수도 있지만 다른 금속을 사용할 수도 있다. 이때, 반도체층(108)의 모양에 관계없이 금속층(130)과 반도체층(108)의 일부분이 겹쳐야만 데이터배선(103)의 에칭시 게이트배선(102)이 영향받는 것을 방지할 수 있게 된다. 도면에서, 도면부호 132는 게이트배선(102) 위의 보호막(114)과 반도체층(108)을 에칭하여 형성된 홀로서, 반도체층(108)을 통해 금속층(130)과 소스/드레인전극(112) 사이 및 금속층(130)과 데이터전극(103) 사이로 누설전류가 흐르는 것을 방지해 준다. 또한, 도면부호 115는 소스/드레인전극(12) 위의 보호막(114)에 형성된 콘택홀(115)로서, 상기한 콘택홀(115)을 통해 화소영역에 형성된 화소전극(117)이 상기한 소스/드레인전극(12)에 접속된다.However, even in the LCD having the above structure, when the gate wiring 102 and the data wiring 103 are formed of the same metal or the metal having the same etching selectivity, since the gate insulating film 106 is stacked only in the TFT region, the source / drain electrodes ( The gate wiring 102 and the gate pad 120 are etched when the metal is etched to form 112. To solve this problem, a metal layer 130 is formed on a portion of the gate wiring 102 and the gate pad 120 to cover the gate wiring 102 and the gate pad 120 as shown in the drawing. The metal layer 130 may use the same metal as the data line 103 but may use another metal. At this time, regardless of the shape of the semiconductor layer 108, the metal layer 130 and a portion of the semiconductor layer 108 must overlap to prevent the gate wiring 102 from being affected when the data wiring 103 is etched. In the drawing, reference numeral 132 denotes a hole formed by etching the passivation layer 114 and the semiconductor layer 108 on the gate wiring 102, and the metal layer 130 and the source / drain electrode 112 through the semiconductor layer 108. The leakage current is prevented from flowing between the metal layer 130 and the data electrode 103. Also, reference numeral 115 denotes a contact hole 115 formed in the passivation layer 114 on the source / drain electrode 12. The source of the pixel electrode 117 formed in the pixel region through the contact hole 115 is described above. / Drain electrode 12 is connected.
이하, 도 5을 참조하여 상기한 LCD 제조공정에 대해 상세히 설명한다.Hereinafter, the LCD manufacturing process described above will be described in detail with reference to FIG. 5.
우선, 도 5(a)에 나타낸 바와 같이 스퍼터링(sputtering)방법으로 Cr, Ti, Al, Al합금 등과 같은 금속을 적층한 후 에칭하여 기판(101)의 화소영역 및 게이트패드영역에 게이트전극(105) 및 게이트패드(120)를 형성한다. 이어서, 도 5(b)에 나타낸 바와 같이 상기한 기판(101) 전체에 걸쳐서 SiNx나 SiOx 등으로 이루어진 절연막, 비정질 실리콘(a-Si), n+a-Si을 플라즈마 CVD(Plasma Chemical Vapor Deposition) 방법으로 연속 적층하고 이를 한꺼번에 에칭하여 화소영역에 게이트절연막(106), 반도체층(108) 및 n+층을 형성한다. 반도체층(108)은 도 3에 나타낸 바와 같이 데이터배선(103) 전체를 따라, 그리고 게이트배선(102)의 일부분을 따라 형성된다. 게이트절연막(106) 위에 형성된 반도체층(108)은 활성층이지만, 게이트배선(102)과 데이터배선(103)을 따라 형성된 반도체층(108)은 절연막의 기능을 한다. 따라서, 반도체층(108)을 게이트배선(102)과 데이터배선(103) 전체를 따라 형성하는 것이 가능하며, 게이트배선(102)과 데이터배선(103)의 교차부분에만 형성하는 것도 가능하다.First, as shown in FIG. 5A, metals such as Cr, Ti, Al, and Al alloys are stacked and etched by a sputtering method, and then etched to form a gate electrode 105 in the pixel region and the gate pad region of the substrate 101. And the gate pad 120. Subsequently, as shown in FIG. 5B, an insulating film made of SiNx, SiOx, or the like, amorphous silicon (a-Si), n + a-Si, and the like are plasma CVD (Plasma Chemical Vapor Deposition) throughout the substrate 101. By sequentially stacking and etching all at once, the gate insulating film 106, the semiconductor layer 108, and the n + layer are formed in the pixel region. The semiconductor layer 108 is formed along the entire data line 103 and along a portion of the gate line 102 as shown in FIG. 3. The semiconductor layer 108 formed on the gate insulating film 106 is an active layer, but the semiconductor layer 108 formed along the gate wiring 102 and the data wiring 103 functions as an insulating film. Therefore, the semiconductor layer 108 can be formed along the entire gate wiring 102 and the data wiring 103, and can also be formed only at the intersection of the gate wiring 102 and the data wiring 103.
그 후, 도 5(c)에 나타낸 바와 같이 기판(101) 전체에 걸쳐서 상기한 데이터전극(105) 및 게이트배선(102)과 동일한 금속인 Cr, Ti, Al, Al합금 등을 스퍼터링방법에 의해 적층한 후 에칭하여 화소영역, 게이트패드영역, 데이터패드영역에 소스/드레인전극(112), 데이터배선(103), 금속층(130) 및 데이터패드(124)을 형성하고, 상기한 소스/드레인전극(112)을 마스크로 하여 n+층(110)을 에칭하여 반도체층(108) 위에 채널영역을 형성한다. 금속층(130)은 소스/드레인전극(112) 및 데이터배선(103)과 동시에 에칭되어 게이트배선(102)의 일부분 위에 배치되기 때문에, 데이터배선(103)의 에칭시 게이트배선(102)이 에칭되는 것을 방지한다. 이때, 금속층(130)의 폭을 게이트배선(102)의 폭 보다 크게 하여 도 6(a)에 나타낸 바와 같이 금속층(130)이 완전히 게이트배선(102)을 덮도록 한다.Subsequently, as shown in FIG. 5C, Cr, Ti, Al, Al alloys, and the like, which are the same metal as the data electrode 105 and the gate wiring 102, are sputtered over the entire substrate 101. After stacking and etching, the source / drain electrodes 112, the data wirings 103, the metal layer 130, and the data pads 124 are formed in the pixel region, the gate pad region, and the data pad region. The n + layer 110 is etched using the 112 as a mask to form a channel region on the semiconductor layer 108. Since the metal layer 130 is etched at the same time as the source / drain electrode 112 and the data line 103 and is disposed on a portion of the gate line 102, the gate line 102 is etched when the data line 103 is etched. To prevent them. At this time, the width of the metal layer 130 is larger than the width of the gate wiring 102 so that the metal layer 130 completely covers the gate wiring 102 as shown in FIG.
상기한 방법에서는 게이트전극(105)과 소스/드레인전극(112)으로 동일한 금속을 사용하지만, 각각 다른 금속을 사용하는 것도 가능하다. 상기한 게이트전극(105) 및 소스/드레인전극(112)을 다른 금속, 즉 에칭선택비가 다른 금속으로 형성하는 경우에는 소스/드레인전극(112) 및 데이터배선(103)을 에칭할 때 게이트배선(102)이 에칭되지 않기 때문에, 상기한 금속층(130)을 형성할 필요가 없게 된다. 또한, 소스/드레인전극(112)과 금속층(130)을 동일한 물질로 동시에 형성하는 것도 가능하지만, 다른 물질을 사용하여 전극(112)을 형성한 후 금속층(130)을 형성하는 것도 가능하고 금속층(130)을 형성한 후 전극(105)을 형성하는 것도 물론 가능하다.In the above method, the same metal is used as the gate electrode 105 and the source / drain electrode 112, but different metals may be used. In the case where the gate electrode 105 and the source / drain electrode 112 are formed of different metals, that is, metals having different etching selectivity, the gate wiring (when etching the source / drain electrode 112 and the data wiring 103 is performed. Since 102 is not etched, it is not necessary to form the metal layer 130 described above. In addition, although the source / drain electrodes 112 and the metal layer 130 may be simultaneously formed of the same material, the metal layer 130 may be formed after the electrode 112 is formed using a different material. It is also possible to form the electrode 105 after the 130 is formed.
금속층(130)이 게이트배선(102)의 일부분 위에 형성될 때에는 금속층(130)의 일부분이 반도체층(108)을 덮고 있어야만 한다. 그 이유는 금속층(130)과 반도체층(108) 사이에 간격이 생기면, 소스/드레인전극(112) 및 데이터배선(103) 에칭시 상기한 간격 아래의 게이트배선(102)이 영향을 받기 때문이다. 가장 좋은 방법은 금속층(130)과 반도체층(108)을 정밀하게 형성하여 간격의 발생을 방지하는 것이지만, 이것은 공정상 대단히 어려운 일이다. 그런데, 상기한 바와 같이 금속층(130)의 일부분이 반도체층(130)을 덮고 있는 경우 반도체층(130)을 통해 금속층(130)과 데이터배선(103) 사이와 금속층(130)과 소스/드레인전극(112) 사이에 누설전류가 발생하여 단락의 원인이 된다. 그러므로, 상기한 누설전류의 발생을 방지하기 위해 반도체층(108)의 에칭공정이 필요하게 된다.When the metal layer 130 is formed over a portion of the gate wiring 102, a portion of the metal layer 130 must cover the semiconductor layer 108. The reason for this is that when a gap is generated between the metal layer 130 and the semiconductor layer 108, the gate wiring 102 below the gap is affected when the source / drain electrodes 112 and the data wiring 103 are etched. . The best method is to precisely form the metal layer 130 and the semiconductor layer 108 to prevent the occurrence of gaps, but this is a very difficult process. However, when a portion of the metal layer 130 covers the semiconductor layer 130 as described above, between the metal layer 130 and the data wiring 103 and the metal layer 130 and the source / drain electrodes through the semiconductor layer 130. A leakage current occurs between the 112 to cause a short circuit. Therefore, in order to prevent the occurrence of the leakage current described above, an etching process of the semiconductor layer 108 is required.
상기한 에칭공정이 도 5(d) 및 도 6(b)에 도시되어 있다. 도면에 나타낸 바와 같이, 기판(101) 전체에 걸쳐서 SiNx나 SiOx 등과 같은 보호막(114)을 도포한 후, 에칭하여 화소영역, 게이트패드영역, 데이터패드영역에 각각 콘택홀(115, 127, 128)을 형성한다. 이때, 상기한 게이트패드(120)와 데이터패드(124) 위에는 보호막(114)만이 적층되어 있기 때문에, 게이트패드(120)와 데이터패드(124)가 동시에 오픈되어 데이터패드(124)에 에칭용 가스 등에 의한 패드의 변질이 발생하지 않게 된다. 이와 동시에, 게이트배선(102) 위의 금속층(130)과 반도체층(108)이 겹치는 영역의 보호막(114), 금속층(130) 및 반도체층(108)을 한꺼번에 에칭해서 홀(132)을 형성하여 금속층(130)과 데이터배선(103) 사이와 금속층(130)과 소스/드레인전극(112) 사이에 누설전류가 발생하는 것을 방지한다.The above etching process is shown in Figs. 5 (d) and 6 (b). As shown in the figure, a protective film 114 such as SiNx or SiOx is applied over the entire substrate 101 and then etched to contact the contact holes 115, 127, and 128 in the pixel region, the gate pad region, and the data pad region, respectively. To form. In this case, since only the passivation layer 114 is stacked on the gate pad 120 and the data pad 124, the gate pad 120 and the data pad 124 are opened at the same time, and the etching gas is applied to the data pad 124. The deterioration of the pad by the back is not caused. At the same time, the protective film 114, the metal layer 130, and the semiconductor layer 108 in the region where the metal layer 130 and the semiconductor layer 108 on the gate wiring 102 overlap are etched together to form the holes 132. A leakage current is prevented from occurring between the metal layer 130 and the data line 103 and between the metal layer 130 and the source / drain electrode 112.
그 후, 기판(101) 전체에 걸쳐서 ITO(indium tin oxide)를 스퍼터링방법으로 적층하고 에칭하여 화소전극을 형성한다. 이와 동시에, 도 5(d)에 나타낸 바와 같이 게이트패드(120)와 데이터패드(124) 위 및 홀(127, 128)에 패드전극(122)을 형성한다.Thereafter, indium tin oxide (ITO) is deposited and sputtered over the entire substrate 101 to form a pixel electrode. At the same time, a pad electrode 122 is formed on the gate pad 120 and the data pad 124 and in the holes 127 and 128 as shown in FIG.
본 발명은 상기한 바와 같이, 게이트배선과 데이터배선을 동일한 금속으로 형성하기 때문에 제조공정을 간단하게 할 수 있게 된다. 또한, 게이트패드 및 데이터패드에 보호막만이 적층되도록 게이트절연막을 박막트랜지스터 영역에만 적층하기 때문에, 패드오픈시 에칭선택비에 의한 언터컷의 발생과 에칭용 가스에 의한 데이터패드의 변질을 방지할 수 있게 된다. 더욱이, 게이트배선 위에 금속층이 형성되어 있기 때문에 게이트배선의 단선이 상기한 금속층이 리던던시의 역할을 하게 되어 수율이 좋은 액정표시장치를 얻을 수 있게 된다.As described above, since the gate wiring and the data wiring are formed of the same metal, the present invention can simplify the manufacturing process. In addition, since the gate insulating film is stacked only in the thin film transistor region so that only the protective film is stacked on the gate pad and the data pad, the undercut due to the etching selectivity and the deterioration of the data pad due to the etching gas can be prevented. Will be. In addition, since the metal layer is formed on the gate wiring, the disconnection of the gate wiring plays a role of redundancy of the above metal layer, thereby obtaining a liquid crystal display device having good yield.
Claims (38)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970013349A KR100308155B1 (en) | 1997-04-11 | 1997-04-11 | A liquid crystal display device and a method of fabricating thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970013349A KR100308155B1 (en) | 1997-04-11 | 1997-04-11 | A liquid crystal display device and a method of fabricating thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980076580A true KR19980076580A (en) | 1998-11-16 |
KR100308155B1 KR100308155B1 (en) | 2002-07-18 |
Family
ID=37530522
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970013349A KR100308155B1 (en) | 1997-04-11 | 1997-04-11 | A liquid crystal display device and a method of fabricating thereof |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100308155B1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100710142B1 (en) * | 2000-08-30 | 2007-04-20 | 엘지.필립스 엘시디 주식회사 | Liquid Crystal Device Display with the line of least resistance |
KR100711756B1 (en) * | 2005-01-05 | 2007-04-30 | 삼성전자주식회사 | Liquid crystal display apparatus |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01185522A (en) * | 1988-01-19 | 1989-07-25 | Toshiba Corp | Substrate for driving display device |
-
1997
- 1997-04-11 KR KR1019970013349A patent/KR100308155B1/en not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100710142B1 (en) * | 2000-08-30 | 2007-04-20 | 엘지.필립스 엘시디 주식회사 | Liquid Crystal Device Display with the line of least resistance |
KR100711756B1 (en) * | 2005-01-05 | 2007-04-30 | 삼성전자주식회사 | Liquid crystal display apparatus |
Also Published As
Publication number | Publication date |
---|---|
KR100308155B1 (en) | 2002-07-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100241287B1 (en) | A method for fabricating liquid crystal display device | |
US5874326A (en) | Method for fabricating thin film transistor | |
US8035108B2 (en) | Thin film transistor substrate, liquid crystal display panel including the same, and method of manufacturing liquid crystal display panel | |
JP2001264804A (en) | Liquid crystal display device and manufacturing method | |
KR20040024666A (en) | Liquid crystal display and method of manufacturing the same | |
US20200348784A1 (en) | Touch display substrate, method of manufacturing the same and display device | |
JP2006114907A (en) | Passivation for protecting thin film and display plate having the same | |
JPH0843860A (en) | Electrically separated pixel element in low-voltage driven active matrix liquid crystal display | |
JP2001117115A (en) | Active matrix type display device | |
KR100546707B1 (en) | Tin Film Transistor and method for forming the same | |
JP3251401B2 (en) | Semiconductor device | |
KR102102903B1 (en) | Thin film transistor array substrate and method of fabricating the same | |
US20050001943A1 (en) | Thin film array panel | |
KR100720445B1 (en) | contact line of liquid crystal display device and method for fabricating the same | |
JPH10268357A (en) | Liquid crystal display device | |
JPH1010581A (en) | Display device | |
KR100308155B1 (en) | A liquid crystal display device and a method of fabricating thereof | |
US6757033B2 (en) | Liquid crystal display device and method for manufacturing the same | |
KR20080012448A (en) | Liquid crystal display and method for manufacturing of the same | |
KR100202224B1 (en) | Thin film transistors and manufacturing method thereof | |
US6927832B2 (en) | Liquid crystal display device and method of manufacturing the same | |
KR100203382B1 (en) | Thin film transistor array substrate and manufacturing method thereof | |
KR100256045B1 (en) | A liquid crystal display device having metal layer for preventing opening of line and a method of fabricating thereof | |
US11221532B2 (en) | Display substrate, method of manufacturing the same, display panel and display device | |
KR101340992B1 (en) | Liquid crystal display device and the method for manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
N231 | Notification of change of applicant | ||
E601 | Decision to refuse application | ||
J201 | Request for trial against refusal decision | ||
J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 19991207 Effective date: 20010430 Free format text: TRIAL NUMBER: 1999101004460; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 19991207 Effective date: 20010430 |
|
S901 | Examination by remand of revocation | ||
GRNO | Decision to grant (after opposition) | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130619 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20140630 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
Payment date: 20150728 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20160712 Year of fee payment: 16 |
|
EXPY | Expiration of term |