KR19980073940A - Semiconductor memory device having boost voltage circuit and boost method thereof - Google Patents

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KR19980073940A KR1019970009541A KR19970009541A KR19980073940A KR 19980073940 A KR19980073940 A KR 19980073940A KR 1019970009541 A KR1019970009541 A KR 1019970009541A KR 19970009541 A KR19970009541 A KR 19970009541A KR 19980073940 A KR19980073940 A KR 19980073940A
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Abstract

본 발명은 승압전압 회로를 갖는 반도체 메모리 장치 및 그 승압 방법에 관한 것으로서, RAS 계열의 로우 지연 신호를 입력으로하는 승압전압 검출부 제어 신호 발생부와, 상기 로우 지연 신호를 입력으로하는 승압부 지연 신호 발생부와, 상기 승압전압 검출기 제어 신호 발생부의 출력과 상기 승압부 지연 신호 발생부의 출력 및 액티브 파워다운 신호를 입력으로하고 상기 액티브 파워다운 신호가 디세이블시 승압전압을 검출하고 상기 액티브 파워다운 신호가 인에이블시 비활성화되는 액티브 승압전압 검출부와, 상기 액티브 승압전압 검출부의 출력 신호를 입력으로하여 상기 액티브 승압전압 검출부의 출력 신호가 인에이블되면 출력 신호가 인에이블되는 승압전압 발진부와, 상기 액티브 파워다운 신호를 입력으로하여 상기 액티브 파워다운 신호가 인에이블되면 출력 신호가 인에이블되는 대기용 승압 제어 신호 발생부와, 상기 승압전압 발진부의 출력과 상기 승압부 지연 신호 발생부의 출력과 상기 대기용 승압 제어 신호 발생부의 출력을 입력으로하는 승압부 제어 신호 발생부, 및 상기 승압부 제어 신호 발생부의 출력을 입력으로하여 상기 승압 제어 신호 발생부의 출력 신호가 인에이블되면 참조 전압보다 승압된 승압전압을 출력하고 상기 승압전압의 일부는 상기 액티브 승압전압 검출부로 입력되는 승압부를 구비함으로써 전력 소모가 감소된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a boost voltage circuit and a boost method thereof, comprising: a boost voltage detector control signal generator for inputting a low delay signal of a RAS series; and a booster delay signal for inputting the low delay signal. A generator, an output of the boosted voltage detector control signal generator, an output of the boosted delay signal generator, and an active power down signal as input; the boosted voltage is detected when the active power down signal is disabled; An active boosted voltage detector that is deactivated when the signal is enabled, a boosted voltage oscillator that enables an output signal when the output signal of the active boosted voltage detector is enabled by inputting an output signal of the active boosted voltage detector; The active power down signal by inputting a down signal Is enabled, a standby boost control signal generator for enabling an output signal, a booster for inputting an output of the boosted voltage oscillator, an output of the booster delay signal generator, and an output of the standby booster control signal generator; When the output signal of the booster control signal generator is enabled by using a control signal generator and an output of the booster control signal generator, a boosted voltage boosted by a reference voltage is output, and a part of the boosted voltage is the active boosted voltage. Power consumption is reduced by providing a booster input to the detector.

Description

승압전압 회로를 갖는 반도체 메모리 장치 및 그 승압 방법Semiconductor memory device having boost voltage circuit and boost method thereof

본 발명은 승압전압 회로를 갖는 반도체 메모리 장치 및 그 승압 방법에 관한 것으로서, 특히 전력 소모를 감소시키기 위한 승압전압 회로를 갖는 반도체 메모리 장치 및 그 승압 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a boost voltage circuit and a boost method thereof, and more particularly to a semiconductor memory device having a boost voltage circuit for reducing power consumption and a boost method thereof.

반도체 메모리 장치에 있어서, 승압전압 회로는 메모리 셀에 데이터를 기입하거나 메모리 셀로부터 데이터를 독출하는 워드라인 구동기에 승압전압을 제공하여 워드라인이 충분히 활성화되게 해준다. 승압전압은 반도체 메모리 장치가 공급하는 전원 전압보다 높은 전압으로서 상기 워드라인 구동기 외에도 많이 사용되어지고 있다.In a semiconductor memory device, the boost voltage circuit provides a boost voltage to a word line driver that writes data to or reads data from the memory cell so that the word line is sufficiently activated. The boosted voltage is higher than the power supply voltage supplied by the semiconductor memory device, and is being used in addition to the word line driver.

도 1은 종래의 반도체 메모리 장치의 승압전압 회로(10)의 블록도이다. 상기 도 1에 도시된 블록도는 RASB(Row Addresss Strobe Bar) 신호에 의해 발생되는 주 신호(main signal)인 PRD(Pie Row Delay)를 입력으로하는 승압전압 검출부 제어 신호 발생부(11) 및 액티브 키커(active kicker) 지연 신호 발생부(13)와, 상기 승압전압 검출부 제어 신호 발생부(11)의 출력 신호인 PVPPDETE와 상기 액티브 키커 지연 신호 발생부(13)의 출력 신호인 PAKERD를 입력으로하는 액티브 승압전압 검출부(15)와, 상기 액티브 승압전압 검출부(15)의 출력 신호인 PVPPDET_A를 입력으로하는 승압전압 발진부(17)와, 상기 승압전압 발진부(17)의 출력 신호와 상기 PAKERD를 입력으로하는 액티브 키커 제어 신호 발생부(19), 및 상기 액티브 제어 신호 발생부(19)의 출력을 입력으로하고 출력전압인 Vpp를 출력하고 상기 Vpp가 상기 액티브 승압전압 검출부(15)로 입력되는 액티브 키커(21)로 구성되어있다.1 is a block diagram of a boosted voltage circuit 10 of a conventional semiconductor memory device. The block diagram shown in FIG. 1 shows a boosted voltage detector control signal generator 11 and a active signal inputting a pie row delay (PRD), which is a main signal generated by a low address strobe bar (RASB) signal. An active kicker delay signal generator 13, PVPPDETE, which is an output signal of the boosted voltage detector control signal generator 11, and PAKERD, an output signal of the active kicker delay signal generator 13, are inputted. An active boosted voltage detector 15, a boosted voltage oscillator 17 that inputs PVPPDET_A as an output signal of the active boosted voltage detector 15, an output signal of the boosted voltage oscillator 17, and the PAKERD as inputs. The active kicker control signal generator 19 and the output of the active control signal generator 19 as an input, and output an output voltage Vpp, and the Vicker is input to the active booster voltage detector 15. Ward to 21 It is.

상기 도 1에 도시된 승압전압 회로(10)의 동작을 살펴보기로 한다. 상기 PRD가 논리 하이(high)로 인에이블(enable)되면 상기 승압전압 검출부 제어 신호 발생부(11)와 상기 액티브 키커 지연 신호 발생부(13)는 활성화된다. 상기 액티브 키커 지연 신호 발생부(13)는 활성화되면 논리 하이의 펄스인 PAKERD를 발생한다. 상기 PAKERD가 논리 하이인 동안에는 상기 액티브 승압전압 검출부(15)는 활성화되지 않는다. 그러다가 상기 PVPPDETE가 논리 하이인 동안에 상기 PAKERD가 논리 로우로 디세이블되면 상기 액티브 승압전압 검출부(15)가 활성화되어 상기 액티브 키커(21)에서 출력되는 Vpp를 검출하고 상기 Vpp 레벨이 상기 액티브 승압전압 검출부(15)의 감지 레벨보다 낮아지게 되면 상기 액티브 승압전압 검출부(15)의 출력 신호인 PVPPDET_A가 논리 하이로 인에이블되어 상기 승압전압 발진부(17)가 활성화된다. 상기 승압전압 발진부(17)가 활성화되면 상기 액티브 키커 제어 신호 발생부(19)가 활성화되어 상기 액티브 키커(21)에서 출력되는 Vpp를 더 높은 전압으로 승압시킨다.An operation of the boosted voltage circuit 10 shown in FIG. 1 will be described. When the PRD is enabled at a logic high, the boosted voltage detector control signal generator 11 and the active kicker delay signal generator 13 are activated. The active kicker delay signal generator 13 generates PAKERD which is a logic high pulse when activated. The active boosted voltage detection unit 15 is not activated while the PAKERD is logic high. When the PAKERD is disabled to the logic low while the PVPPDETE is logic high, the active boost voltage detector 15 is activated to detect the Vpp output from the active kicker 21 and the Vpp level is the active boost voltage detector. When it is lower than the detection level of (15), PVPPDET_A, which is an output signal of the active boost voltage detection unit 15, is enabled to a logic high to activate the boost voltage oscillation unit 17. When the boosted voltage oscillator 17 is activated, the active kicker control signal generator 19 is activated to boost the Vpp output from the active kicker 21 to a higher voltage.

만일 상기 액티브 승압전압 검출부(15)에서 검출하는 Vpp가 상기 액티브 승압전압 검출부(15)의 감지 레벨보다 높으면 상기 액티브 승압전압 검출부(15)는 비활성화되어 상기 PVPPDET_A는 논리 로우(low)로 디세이블(disable)된다.If the Vpp detected by the active boosted voltage detector 15 is higher than the detection level of the active boosted voltage detector 15, the active boosted voltage detector 15 is deactivated and PVPPDET_A is disabled to a logic low. disable).

도 2는 상기 도 1에 도시된 액티브 승압전압 검출부(15)의 회로도이다. 상기 도 2에 도시된 액티브 승압전압 검출부(15)의 구조는 상기 PVPPDETE와 상기 PAKERD를 입력으로하는 RS 플립플롭(flip-flop)(25)과, 상기 RS 플립플롭(25)의 출력 신호와 상기 Vpp를 비교하여 출력 신호인 PVPPDET_A를 출력하는 비교부(27)로 구성되어있다. 상기 도 2에 도시된 액티브 승압전압 검출부(15)의 동작을 살펴보기로 한다. 상기 RS 플립플롭(25)은 상기 PVPPDETE와 상기 PAKERD가 서로 다를 경우에만 정확한 값을 출력한다. 먼저, 상기 PVPPDETE가 논리 하이이고 상기 PAKERD가 논리 로우인 경우, 상기 RS 플립플롭(25)의 출력값은 논리 하이가 되어 상기 비교부(27)는 활성화되어 상기 Vpp를 감지하여 그 결과를 출력한다. 그러나 상기 PVPPDETE가 논리 로우이고 상기 PAKERD가 논리 하이인 경우, 상기 RS 플립플롭(25)의 출력값은 논리 로우가 되어 상기 비교부(27)는 비활성화되어 상기 액티브 승압 전원 검출부(15)는 동작하지않는다.2 is a circuit diagram of the active boosted voltage detector 15 shown in FIG. The structure of the active boosted voltage detecting unit 15 shown in FIG. 2 includes an RS flip-flop 25 for inputting the PVPPDETE and the PAKERD, an output signal of the RS flip-flop 25, and the Comparing unit 27 for comparing the Vpp and outputting the output signal PVPPDET_A. An operation of the active boosted voltage detector 15 shown in FIG. 2 will be described. The RS flip-flop 25 outputs an accurate value only when the PVPPDETE and the PAKERD are different from each other. First, when the PVPPDETE is logic high and the PAKERD is logic low, the output value of the RS flip-flop 25 is logic high, and the comparator 27 is activated to sense the Vpp and output the result. However, when the PVPPDETE is a logic low and the PAKERD is a logic high, the output value of the RS flip-flop 25 is a logic low so that the comparator 27 is inactivated and the active boosted power detector 15 does not operate. .

그런데 상기 액티브 승압전압 검출부(15)는 전력 소모를 줄이기 위한 액티브 파워 다운 모드(active power down mode)에서도 계속해서 동작하기 때문에 그로 인하여 불필요한 전력 소모가 발생하게 된다. 불필요한 전력 소모는 반도체 메모리 장치의 저전력화를 방해하는 요소가 된다. 따라서 반도체 메모리 장치의 저전력화를 달성하기 위하여는 불필요한 전력 소모를 감소시키는 것이 필요하다.However, since the active boosted voltage detector 15 continues to operate in an active power down mode for reducing power consumption, unnecessary power consumption occurs. Unnecessary power consumption is a factor that hinders the lower power of the semiconductor memory device. Therefore, in order to achieve low power consumption of the semiconductor memory device, it is necessary to reduce unnecessary power consumption.

본 발명이 이루고자하는 기술적 과제는 전력 소모가 감소되는 승압전압 회로를 갖는 반도체 메모리 장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor memory device having a boosted voltage circuit in which power consumption is reduced.

본 발명이 이루고자하는 다른 기술적 과제는 전력 소모가 감소되는 승압 전압 회로의 승압 방법을 제공하는데 있다.Another object of the present invention is to provide a boosting method of a boosted voltage circuit in which power consumption is reduced.

도 1은 종래의 반도체 메모리 장치의 승압전압 회로의 블록도.1 is a block diagram of a boost voltage circuit of a conventional semiconductor memory device.

도 2는 상기 도 1에 도시된 액티브 승압전압 검출기의 회로도.FIG. 2 is a circuit diagram of the active boost voltage detector shown in FIG.

도 3은 본 발명에 따른 반도체 메모리 장치의 승압전압 회로의 블록도.3 is a block diagram of a boost voltage circuit of a semiconductor memory device according to the present invention;

도 4는 상기 도 3에 도시된 승압전압 검출부 제어 신호 발생부의 회로도.FIG. 4 is a circuit diagram of a boosted voltage detector control signal generator shown in FIG. 3; FIG.

도 5는 상기 도 3에 도시된 승압부 지연 신호 발생부의 회로도.5 is a circuit diagram of a booster delay signal generator shown in FIG. 3;

도 6은 상기 도 3에 도시된 승압 제어 신호 발생부의 회로도.6 is a circuit diagram of a boost control signal generator shown in FIG. 3;

도 7은 상기 도 3에 도시된 액티브 승압전압 검출부의 회로도.FIG. 7 is a circuit diagram of an active boosted voltage detector of FIG. 3. FIG.

도 8은 상기 도 3에 도시된 대기용 승압전압 제어 신호 발생부의 세부블록도.FIG. 8 is a detailed block diagram of the standby voltage control signal generator of FIG. 3.

도 9는 상기 도 8에 도시된 대기용 승압 제어 신호 발생부의 회로도.9 is a circuit diagram of the standby boost control signal generator shown in FIG. 8;

도 10은 상기 도 3에 도시된 블록도의 타이밍도.10 is a timing diagram of the block diagram shown in FIG. 3;

상기 과제를 이루기 위하여 본 발명은, RAS 계열의 로우 지연 신호를 입력으로하는 승압전압 검출부 제어 신호 발생부와, 상기 로우 지연 신호를 입력으로하는 승압부 지연 신호 발생부와, 상기 승압전압 검출기 제어 신호 발생부의 출력과 상기 승압부 지연 신호 발생부의 출력 및 액티브 파워다운 신호를 입력으로하고 상기 액티브 파워다운 신호가 디세이블시 승압전압을 검출하고 상기 액티브 파워다운 신호가 인에이블시 비활성화되는 액티브 승압전압 검출부와, 상기 액티브 승압전압 검출부의 출력 신호를 입력으로하여 상기 액티브 승압전압 검출부의 출력 신호가 인에이블되면 출력 신호가 인에이블되는 승압전압 발진부와, 상기 액티브 파워다운 신호를 입력으로하여 상기 액티브 파워다운 신호가 인에이블되면 출력 신호가 인에이블되는 대기용 승압 제어 신호 발생부와, 상기 승압전압 발진부의 출력과 상기 승압부 지연 신호 발생부의 출력과 상기 대기용 승압 제어 신호 발생부의 출력을 입력으로하는 승압부 제어 신호 발생부, 및 상기 승압부 제어 신호 발생부의 출력을 입력으로하여 상기 승압 제어 신호 발생부의 출력 신호가 인에이블되면 참조 전압보다 승압된 승압전압을 출력하고 상기 승압전압의 일부는 상기 액티브 승압전압 검출부로 입력되는 승압부를 구비하는 승압전압 회로를 갖는 반도체 메모리 장치를 제공한다.In order to achieve the above object, the present invention provides a boosted voltage detector control signal generator for inputting a low delay signal of the RAS series, a booster delay signal generator for inputting the low delay signal, and the boosted voltage detector control signal. An active boosting voltage detector configured to receive an output of a generator, an output of the booster delay signal generator, and an active power down signal, detect a boost voltage when the active power down signal is disabled, and deactivate when the active power down signal is enabled And a boosted voltage oscillator configured to input an output signal of the active boosted voltage detector to enable the output signal when the output signal of the active boosted voltage detector is enabled, and to input the active power down signal to the active power down signal. When the signal is enabled, wait for the output signal to be enabled A booster control signal generator, a booster control signal generator for inputting an output of the boosted voltage oscillator, an output of the booster delay signal generator, and an output of the standby booster control signal generator, and the booster control signal A booster voltage circuit including a booster configured to output a booster voltage boosted by more than a reference voltage when the output signal of the booster control signal generator is enabled as an input of a generator and a part of the booster voltage is input to the active booster voltage detector Provided is a semiconductor memory device having a.

바람직하기는, 상기 승압부는 액티브 키커이고, 상기 승압전압 검출부 제어 신호 발생부는 상기 로우 지연 신호들을 입력으로하는 제1 노아 게이트와, 상기 제1 노아 게이트의 출력을 입력으로하는 제1 인버터와, 상기 제1 인버터의 전원단과 전원 전압 사이에 연결된 제1 저항과, 상기 제1 인버터의 출력단과 상기 전원 전압 사이에 연결된 제1 PMOS캐패시터와, 상기 제1 인버터의 출력을 입력으로하는 제2 인버터와, 상기 제2 인버터의 출력과 상기 제1 노아 게이트의 출력을 입력으로하는 제2 노아 게이트와, 상기 제2 노아 게이트의 출력을 입력으로하는 제3 인버터, 및 상기 제3 인버터의 출력을 입력으로하고 상기 승압 전압 검출부 제어 신호의 출력 신호를 출력하는 제4 인버터로 구성한다.Preferably, the booster is an active kicker, and the booster voltage detector control signal generator includes a first NOR gate for inputting the low delay signals, a first inverter for an output of the first NOR gate, and A first resistor connected between a power supply terminal and a power supply voltage of the first inverter, a first PMOS capacitor connected between the output terminal of the first inverter and the power supply voltage, a second inverter having an output of the first inverter as an input; A second noah gate for inputting the output of the second inverter and the output of the first noah gate, a third inverter for inputting the output of the second noah gate, and an output of the third inverter for input And a fourth inverter for outputting an output signal of the boosted voltage detector control signal.

또, 상기 승압부 지연 신호 발생부는 상기 로우 지연 신호를 입력으로하는 제5 인버터와, 상기 제5 인버터의 출력을 입력으로하는 제6 인버터와, 상기 제6 인버터의 전원단과 전원 전압 사이에 연결된 제2 저항과, 상기 제6 인버터의 출력단과 상기 전원 전압 사이에 연결된 제2 PMOS캐패시터와, 상기 제6 인버터의 출력을 입력으로하는 제7 인버터와, 상기 제7 인버터의 접지단과 접지 전압 사이에 연결된 제3 저항과, 상기 제7 인버터의 출력단과 상기 접지 전압 사이에 연결된 제3 PMOS캐패시터와, 상기 제7 인버터의 출력을 입력으로하는 제8 인버터와, 상기 제8 인버터의 출력과 상기 제5 인버터의 출력을 입력으로하는 제3 노아 게이트와, 상기 제5 노아 게이트의 출력을 입력으로하는 제9 인버터, 및 상기 제9 인버터의 출력을 입력으로하고 상기 승압부 지연 신호 발생부의 출력 신호를 출력하는 제10 인버터로 구성한다.The booster delay signal generator may further include a fifth inverter configured to receive the low delay signal, a sixth inverter configured to receive the output of the fifth inverter, and a power terminal connected between a power supply terminal of the sixth inverter and a power supply voltage. 2 resistors, a second PMOS capacitor connected between the output terminal of the sixth inverter and the power supply voltage, a seventh inverter having an output of the sixth inverter, and a ground terminal and a ground voltage of the seventh inverter connected to each other. A third PMOS capacitor connected between a third resistor, an output terminal of the seventh inverter, and the ground voltage, an eighth inverter having an output of the seventh inverter, an output of the eighth inverter, and the fifth inverter A third ninth gate having an output of an input, a ninth inverter having an output of the fifth noah gate as an input, and an output of the ninth inverter as an input, And a tenth inverter for outputting an output signal of the call generator.

또한, 상기 승압 제어 신호 발생부는 상기 승압부 지연 신호 발생부의 출력과 상기 승압전압 발진부의 출력 및 상기 대기용 승압 제어 신호 발생부의 출력을 입력으로하는 제4 노아 게이트와, 상기 제4 노아 게이트의 출력을 입력으로하고 상기 승압 제어 신호 발생부의 출력 신호를 출력하는 제11 인버터로 구성하고, 상기 액티브 승압전압 검출부는 상기 승압전압 검출부 제어 신호 발생부의 출력 신호와 상기 승압부 지연 신호 발생부의 출력 신호를 입력으로하는 플립플롭과, 상기 플립플롭의 출력 신호와 상기 액티브 파워 다운 신호를 입력으로하여 상기 두 개의 입력 신호들 중 어느 하나라도 논리 하이이면 출력 신호가 디세이블되는 논리부, 및 상기 논리부와 상기 승압전압을 입력으로하여 상기 논리부의 출력 신호가 인에이블되면 활성화되고 상기 논리부의 출력 신호가 디세이블되면 비활성화되는 비교부로 구성한다.The boost control signal generator may further include a fourth NOR gate configured to receive an output of the booster delay signal generator, an output of the boosted voltage oscillator, and an output of the standby booster control signal generator, and an output of the fourth NOR gate. And an eleventh inverter configured to output an output signal of the boosting control signal generator, and wherein the active booster voltage detection unit inputs an output signal of the booster voltage detector control signal generator and an output signal of the booster delay signal generator. A flip-flop, a logic unit for disabling the output signal of the flip-flop and the active power-down signal when any one of the two input signals is logic high; and the logic unit and the When the output signal of the logic unit is enabled with the boosted voltage as an input, it is activated and When the negative logic output signal disabled and composed of a comparison is disabled.

또한, 상기 플립플롭은 상기 승압전압 검출부 제어 신호 발생부의 출력 신호를 입력으로하는 제1 낸드 게이트와, 상기 제1 낸드 게이트의 출력 신호와 상기 승압부 지연 신호 발생부의 출력 신호를 입력으로하고 출력 신호는 상기 제1 낸드 게이트로 입력되는 제2 낸드 게이트로 구성하고, 상기 논리부는 상기 액티브 파워 다운 신호와 상기 플립플롭의 출력 신호를 입력으로하는 제5 노아 게이트이다.The flip-flop may include a first NAND gate that receives an output signal of the boosted voltage detector control signal generator, an output signal of the first NAND gate, and an output signal of the booster delay signal generator. Is a second NAND gate input to the first NAND gate, and the logic unit is a fifth NOR gate inputting the active power down signal and the output signal of the flip-flop.

또한, 상기 비교부는 상기 승압전압에 게이트가 연결되고 전원 전압에 드레인이 연결된 제1 NMOS트랜지스터와, 상기 제1 NMOS트랜지스터의 소오스에 드레인이 연결되고 상기 전원 전압에 게이트가 연결된 제2 NMOS트랜지스터와, 상기 제2 NMOS트랜지스터의 소오스에 드레인이 연결되고 상기 논리부의 출력단에 게이트가 연결된 제3 NMOS트랜지스터와, 상기 제3 NMOS트랜지스터의 소오스에 드레인이 연결되고 상기 전원 전압에 게이트가 연결된 제4 NMOS트랜지스터와, 상기 제4 NMOS트랜지스터의 소오스에 드레인이 연결되고 상기 전원 전압에 게이트가 연결되며 접지단에 소오스가 연결된 제5 NMOS트랜지스터와, 상기 제2 NMOS트랜지스터의 소오스에 게이트가 연결되고 상기 전원 전압에 소오스가 연결된 제1 PMOS트랜지스터와, 상기 제1 PMOS트랜지스터의 드레인과 게이트에 각각 소오스와 게이트가 연결된 제2 PMOS트랜지스터와, 상기 제2 PMOS트랜지스터의 드레인과 게이트에 각각 드레인과 게이트가 연결된 제6 NMOS트랜지스터와, 상기 제6 NMOS트랜지스터의 소오스와 게이트에 각각 드레인과 게이트가 연결된 제7 NMOS트랜지스터와, 상기 제2 PMOS트랜지스터의 드레인에 게이트가 연결되고 상기 전원 전압에 소오스가 연결된 제3 PMOS트랜지스터와, 상기 제3 PMOS트랜지스터의 드레인과 게이트에 각각 드레인과 게이트가 연결된 제8 NMOS트랜지스터와, 상기 제8 NMOS트랜지스터의 드레인에 게이트가 연결되고 소오스는 접지된 제9 NMOS트랜지스터와, 상기 제9 NMOS트랜지스터의 드레인에 드레인이 연결되고 상기 전원 전압에 소오스와 게이트가 연결된 제4 PMOS트랜지스터와, 상기 제4 PMOS트랜지스터의 게이트와 드레인에 각각 드레인과 게이트가 연결되고 상기 전원 전압에 소오스가 연결된 제5 PMOS트랜지스터와, 상기 제9 NMOS트랜지스터의 게이트에 입력단이 연결된 제12 인버터와, 상기 제12 인버터의 출력단에 게이트가 연결되고 상기 제5 PMOS트랜지스터의 드레인에 드레인이 연결되며 소오스는 접지된 제10 NMOS트랜지스터와, 상기 제10 NMOS트랜지스터의 출력단에 직렬로 연결된 제13 내지 제15 인버터들로 구성한다.The comparator includes a first NMOS transistor having a gate connected to the boosted voltage and a drain connected to a power supply voltage, a second NMOS transistor having a drain connected to a source of the first NMOS transistor and a gate connected to the power supply voltage; A third NMOS transistor having a drain connected to a source of the second NMOS transistor and a gate connected to an output terminal of the logic unit, a fourth NMOS transistor having a drain connected to a source of the third NMOS transistor and having a gate connected to the power supply voltage; A fifth NMOS transistor having a drain connected to a source of the fourth NMOS transistor, a gate connected to the power supply voltage, and a source connected to a ground terminal, a gate connected to a source of the second NMOS transistor, and a source connected to the source voltage Is connected to the first PMOS transistor, and the drain and the gay of the first PMOS transistor A second PMOS transistor having a source and a gate connected to each other; a sixth NMOS transistor having a drain and a gate respectively connected to a drain and a gate of the second PMOS transistor; and a drain and a gate respectively connected to a source and a gate of the sixth NMOS transistor; An eighth NMOS transistor connected thereto, a third PMOS transistor having a gate connected to the drain of the second PMOS transistor, and a source connected to the power voltage, and an eighth drain and gate connected to the drain and gate of the third PMOS transistor respectively; A fourth NMOS transistor having a NMOS transistor, a gate connected to a drain of the eighth NMOS transistor, and a source of which is grounded, a drain connected to a drain of the ninth NMOS transistor, and a source and a gate connected to the power voltage; A drain and a gate of the transistor and the gate and the drain of the fourth PMOS transistor, respectively. , A fifth PMOS transistor connected to a source and a source connected to the power supply voltage, a twelfth inverter having an input terminal connected to a gate of the ninth NMOS transistor, a gate connected to an output terminal of the twelfth inverter, A drain is connected to the drain and the source includes a tenth NMOS transistor grounded and thirteenth to fifteenth inverters connected in series to an output terminal of the tenth NMOS transistor.

또한, 상기 대기용 승압 제어 신호 발생부는 대기용 승압전압 발진기와, 상기 대기용 승압전압 발진기의 출력과 상기 액티브 파워 다운 신호를 입력으로하는 대기용 승압 제어 신호 발생부를 구비하며, 상기 대기용 승압 제어 신호 발생부는 상기 대기용 승압전압 발진기의 출력 신호와 상기 액티브 파워다운 신호를 입력으로하는 제3 낸드 게이트와, 상기 제3 낸드 게이트의 출력을 입력으로하여 상기 대기용 승압 제어 신호 발생부의 출력 신호를 출력하는 제16 인버터로 구성한다.The standby boost control signal generator includes a standby boost voltage oscillator and a standby boost control signal generator for inputting the output of the standby boost voltage oscillator and the active power down signal, and the standby boost control. The signal generator is configured to input an output signal of the standby boost voltage oscillator and a third NAND gate as an input to the active power down signal, and an output of the third NAND gate as an input to output an output signal of the standby boost control signal generator. It consists of a 16th inverter which outputs.

상기 다른 과제를 이루기 위하여 본 발명은, 승압전압을 출력하는 승압부와 상기 승압전압을 검출하는 액티브 승압전압 검출부 및 상기 승압부에 출력 단이 연결된 대기용 승압 제어 신호 발생부를 갖는 승압전압 회로를 구비하는 반도체 메모리 장치에 있어서, 액티브 파워 다운 모드에 진입하면 상기 액티브 승압전압 검출부는 비활성화되고 상기 대기용 승압 제어 신호 발생부가 활성화되어 상기 승압부를 활성화시키는 것을 특징으로하는 승압 전압 회로의 승압 방법을 제공한다.According to another aspect of the present invention, there is provided a boosting voltage circuit including a boosting unit for outputting a boosting voltage, an active boosting voltage detecting unit detecting the boosting voltage, and a standby boosting control signal generating unit having an output terminal connected to the boosting unit. The semiconductor memory device of claim 1, wherein the active boosting voltage detector is inactivated when the active power down mode is entered, and the standby boosting control signal generator is activated to activate the boosting unit. .

상기 본 발명에 의하여 승압전압 회로의 전력 소모가 감소된다.According to the present invention, the power consumption of the boosted voltage circuit is reduced.

이하, 실시예를 통하여 본 발명을 상세히 설명하기로한다.Hereinafter, the present invention will be described in detail through examples.

도 3은 본 발명에 따른 반도체 메모리 장치의 승압전압 회로의 블록도이다. 상기 도 3에 도시된 블록도는 RAS 계열의 로우 지연 신호인 PRD를 입력으로하는 PVPPDETE 신호를 출력하는 승압전압 검출부 제어 신호 발생부(31)와, 상기 PRD를 입력으로하여 PAKERD 신호를 출력하는 승압부 지연 신호 발생부(33)와, 상기 PVPPDETE와 상기 PAKERD 및 상기 액티브 파워다운 모드로 진입하게하는 액티브 파워다운 신호인 PAPD를 입력으로하여 상기 PAPD가 디세이블시 승압전압인 VPP를 검출하여 출력 신호인 PVPPDET_A를 출력하고 상기 PAPD가 인에이블시 비활성화되는 액티브 승압전압 검출부(35)와, 상기 PVPPDET_A를 입력으로하여 출력 신호인 PVPPOSC_A를 출력하는 승압전압 발진부(37)와, 상기 PAPD를 입력으로하여 출력 신호인 PAKE_S를 출력하고 상기 PAPD가 인에이블되면 상기 PAKE_S가 인에이블되는 대기용 승압 제어 신호 발생부(39)와, 상기 PVPPOSC_A와 상기 PAKERD 및 상기 PAKE_S를 입력으로하여 출력 신호인 PAKEi를 출력하는 승압부 제어 신호 발생부(41), 및 상기 PAKEi를 입력으로하고 상기 PAKEi가 인에이블되면 참조 전압보다 승압된 VPP를 출력하고 상기 VPP의 일부는 상기 액티브 승압전압 검출부(35)로 입력되는 승압부(43)로 이루어져있다.3 is a block diagram of a boosted voltage circuit of a semiconductor memory device according to the present invention. 3 is a step-up voltage detector control signal generator 31 for outputting a PVPPDETE signal for inputting a PRD, which is a low delay signal of the RAS series, and a step-up for outputting a PAKERD signal using the PRD as an input; A negative delay signal generator 33 and a PAPD, which is an active power down signal for entering the PVPPDETE, the PAKERD, and the active power down mode, are input to detect a VPP, which is a boosted voltage when the PAPD is disabled, and output an output signal. An active boosted voltage detector 35 for outputting PVPPDET_A and deactivating when the PAPD is enabled, a boosted voltage oscillator 37 for outputting the output signal PVPPOSC_A by inputting the PVPPDET_A, and outputting the PAPD as an input Outputs a signal PAKE_S and when the PAPD is enabled, a standby boost control signal generator 39 for enabling the PAKE_S, the PVPPOSC_A, the PAKERD, and the phase; A booster control signal generator 41 for outputting PAKEi with PAKE_S as an input, and a VPP stepped up with a reference voltage when the PAKEi is input and the PAKEi is enabled, and a portion of the VPP is The booster 43 is input to the active booster voltage detector 35.

상기 승압부(43)는 액티브 키커(active kicker)로 되어있다.The booster 43 is an active kicker.

도 4는 상기 도 3에 도시된 승압전압 검출부 제어 신호 발생부(31)의 회로도이다. 상기 승압전압 검출부 제어 신호 발생부(31)는 상기 PRD를 입력으로하는 제1 노아 게이트(51)와, 상기 제1 노아 게이트(51)의 출력을 입력으로하는 제1 인버터(53)와, 상기 제1 인버터(53)의 전원단과 전원 전압인 Vdd 사이에 연결된 제1 저항(55)과, 상기 제1 인버터(53)의 출력단과 상기 Vdd 사이에 연결된 제1 PMOS캐패시터(57)와, 상기 제1 인버터(53)의 출력을 입력으로하는 제2 인버터(59)와, 상기 제2 인버터(59)의 출력과 상기 제1 노아 게이트(51)의 출력을 입력으로하는 제2 노아 게이트(61)와, 상기 제2 노아 게이트(61)의 출력을 입력으로하는 제3 인버터(63), 및 상기 제3 인버터(63)의 출력을 입력으로하고 상기 PVPPDETE를 출력하는 제4 인버터(65)로 구성되어있다.4 is a circuit diagram of the boosted voltage detector control signal generator 31 shown in FIG. The boosted voltage detector control signal generator 31 includes a first NOR gate 51 that receives the PRD, a first inverter 53 that receives an output of the first NOR gate 51, and the A first resistor 55 connected between a power supply terminal of the first inverter 53 and a power supply voltage Vdd, a first PMOS capacitor 57 connected between the output terminal of the first inverter 53 and the Vdd, 2nd inverter 59 which inputs the output of the 1st inverter 53, and 2nd NOR gate 61 which inputs the output of the said 2nd inverter 59, and the output of the said 1st Noah gate 51. As shown in FIG. And a third inverter 63 having the output of the second NOR gate 61 as an input, and a fourth inverter 65 having the output of the third inverter 63 as an input and outputting the PVPPDETE. It is.

상기 도 4에 도시된 승압전압 검출부 제어 신호 발생부(31)의 동작을 설명한다. 상기 PRD가 논리 하이가 되면 상기 제1 노아 게이트(51)를 통과하고 상기 제1 인버터(53)와 상기 제2 인버터(59)에 의해 약간 지연된 다음 논리 하이의 PVPPDETE가 발생한다.The operation of the boosted voltage detector control signal generator 31 shown in FIG. 4 will be described. When the PRD becomes logic high, it passes through the first NOR gate 51 and is delayed slightly by the first inverter 53 and the second inverter 59 to generate a PVPPDETE of the next logic high.

도 5는 상기 도 3에 도시된 승압부 지연 신호 발생부(33)의 회로도이다. 상기 승압부 지연 신호 발생부(33)는 상기 PRD를 입력으로하는 제5 인버터(71)와, 상기 제5 인버터(71)의 출력을 입력으로하는 제6 인버터(73)와, 상기 제6 인버터(73)의 전원단과 상기 VPP 사이에 연결된 제2 저항(75)과, 상기 제6 인버터(73)의 출력단과 상기 VPP 사이에 연결된 제2 PMOS캐패시터(77)와, 상기 제6 인버터(73)의 출력을 입력으로하는 제7 인버터(79)와, 상기 제7 인버터(79)의 접지단과 GND 사이에 연결된 제3 저항(81)과, 상기 제7 인버터(79)의 출력단과 상기 GND 사이에 연결된 제3 PMOS캐패시터(83)와, 상기 제7 인버터(79)의 출력을 입력으로하는 제8 인버터(85)와, 상기 제8 인버터(85)의 출력과 상기 제5 인버터(71)의 출력을 입력으로하는 제3 노아 게이트(87)와, 상기 제5 노아 게이트(87)의 출력을 입력으로하는 제9 인버터(89), 및 상기 제9 인버터(89)의 출력을 입력으로하고 상기 PAKERD를 출력하는 제10 인버터(91)로 구성되어있다.FIG. 5 is a circuit diagram of the booster delay signal generator 33 shown in FIG. 3. The booster delay signal generator 33 includes a fifth inverter 71 for inputting the PRD, a sixth inverter 73 for inputting the output of the fifth inverter 71, and the sixth inverter. A second resistor 75 connected between the power supply terminal of V73 and the VPP, a second PMOS capacitor 77 connected between the output terminal of the sixth inverter 73 and the VPP, and the sixth inverter 73; Between the seventh inverter 79 having the output of the input, the third resistor 81 connected between the ground terminal of the seventh inverter 79 and GND, and between the output terminal of the seventh inverter 79 and the GND. An connected third PMOS capacitor 83, an eighth inverter 85 having an output of the seventh inverter 79, an output of the eighth inverter 85, and an output of the fifth inverter 71; A third NOR gate 87 having an input as an input, a ninth inverter 89 having an output of the fifth NOA gate 87, and an output of the ninth inverter 89 as an input. And it is composed of a tenth inverter 91 to output the PAKERD.

상기 도 5에 도시된 승압부 지연 신호 발생부(33)의 동작을 설명한다. 상기 PRD가 논리 하이가 되면 상기 제5 인버터(71)의 출력은 논리 로우가 된다. 상기 제8 인버터(85)의 출력은 상기 PRD가 논리 로우일 때 논리 로우 상태를 유지하고 있으므로 상기 제5 인버터(71)의 출력이 논리 로우가 되는 순간 상기 제8 인버터(85)의 논리 로우인 출력과 함께 잠깐동안 제3 노아 게이트(87)의 출력은 논리 하이가 된다. 즉, 상기 PAKERD는 논리 하이의 펄스가 된다.The operation of the booster delay signal generator 33 shown in FIG. 5 will be described. When the PRD becomes logic high, the output of the fifth inverter 71 becomes logic low. Since the output of the eighth inverter 85 is in a logic low state when the PRD is logic low, the output of the eighth inverter 85 is the logic low of the eighth inverter 85 when the output of the fifth inverter 71 becomes logic low. A short time with the output, the output of the third NOR gate 87 is logic high. In other words, the PAKERD becomes a logic high pulse.

도 6은 상기 도 3에 도시된 승압 제어 신호 발생부(41)의 회로도이다. 상기 승압 제어 신호 발생부(41)는 상기 PAKERD와 상기 PVPPOSC_A 및 상기 PAKE_S를 입력으로하는 제4 노아 게이트(95)와, 상기 제4 노아 게이트(95)의 출력을 입력으로하고 상기 PAKEi를 출력하는 제11 인버터(97)로 구성되어있다.6 is a circuit diagram of the boost control signal generator 41 shown in FIG. The boost control signal generator 41 inputs the fourth NOR gate 95 and the output of the fourth NOR gate 95 to the PAKERD, the PVPPOSC_A, and the PAKE_S, and outputs the PAKEi. The eleventh inverter 97 is comprised.

상기 승압 제어 신호 발생부(95)는 상기 PAKERD와 상기 VPPOSC_A 및 상기 PAKE_S 중 어느 하나라도 논리 하이이면 상기 PAKEi는 논리 하이가 되고, 상기 PAKERD와 상기 VPPOSC_A 및 상기 PAKE_S가 모두 논리 로우이면 상기 PAKEi는 논리 로우가 된다.The PAKEi is logic high if any one of the PAKERD, the VPPOSC_A and the PAKE_S is logic high, and the PAKEi is the logic low if the PAKERD, the VPPOSC_A and the PAKE_S are all logic low. Goes low.

도 7은 상기 도 3에 도시된 액티브 승압전압 검출부(35)의 회로도이다. 상기 액티브 승압전압 검출부(35)는 상기 PVPPDETE와 상기 PAKERD를 입력으로하는 플립플롭(101)과, 상기 플립플롭(101)의 출력 신호와 상기 PAPD를 입력으로하는 논리부(103)와, 및 상기 논리부(103)와 상기 VPP를 입력으로하여 상기 논리부(103)의 출력 신호가 인에이블되면 활성화되고 상기 논리부(103)의 출력 신호가 디세이블되면 비활성화되는 비교부(105)로 구성되어있다.FIG. 7 is a circuit diagram of the active boosted voltage detector 35 shown in FIG. The active boosted voltage detection unit 35 includes a flip-flop 101 for inputting the PVPPDETE and the PAKERD, a logic unit 103 for inputting the output signal of the flip-flop 101 and the PAPD, and the And a comparator 105 which is activated when the output signal of the logic unit 103 is enabled by inputting the logic unit 103 and the VPP and is disabled when the output signal of the logic unit 103 is disabled. have.

상기 플립플롭(101)은 상기 PVPPDETE를 입력으로하는 제1 낸드 게이트(111)와, 상기 제1 낸드 게이트(111)의 출력 신호와 상기 PAKERD를 입력으로하고 출력 신호는 상기 제1 낸드 게이트(111)로 입력되는 제2 낸드 게이트(113)로 구성되어있다.The flip-flop 101 receives a first NAND gate 111 inputting the PVPPDETE, an output signal of the first NAND gate 111, and the PAKERD, and an output signal is the first NAND gate 111. It is composed of a second NAND gate 113 input to.

상기 논리부(103)는 상기 제1 낸드 게이트(111)의 출력과 상기 papd를 입력으로하는 제5 노아 게이트(115)이다.The logic unit 103 is a fifth NOR gate 115 that takes an output of the first NAND gate 111 and the papd as an input.

상기 비교부(105)는 상기 VPP에 게이트가 연결되고 Vdd에 드레인이 연결된 제1 NMOS트랜지스터(121)와, 상기 제1 NMOS트랜지스터(121)의 소오스에 드레인이 연결되고 상기 Vdd에 게이트가 연결된 제2 NMOS트랜지스터(122)와, 상기 제2 NMOS트랜지스터(122)의 소오스에 드레인이 연결되고 상기 논리부(103)의 출력단에 게이트가 연결된 제3 NMOS트랜지스터(123)와, 상기 제3 NMOS트랜지스터(123)의 소오스에 드레인이 연결되고 상기 Vdd에 게이트가 연결된 제4 NMOS트랜지스터(124)와, 상기 제4 NMOS트랜지스터(124)의 소오스에 드레인이 연결되고 상기 VPP에 게이트가 연결되며 접지단에 소오스가 연결된 제5 NMOS트랜지스터(125)와, 상기 제2 NMOS트랜지스터(122)의 소오스에 게이트가 연결되고 상기 VPP에 소오스가 연결된 제1 PMOS트랜지스터(141)와, 상기 제1 PMOS트랜지스터(141)의 드레인과 게이트에 각각 소오스와 게이트가 연결된 제2 PMOS트랜지스터(142)와, 상기 제2 PMOS트랜지스터(142)의 드레인과 게이트에 각각 드레인과 게이트가 연결된 제6 NMOS트랜지스터(126)와, 상기 제6 NMOS트랜지스터(126)의 소오스와 게이트에 각각 드레인과 게이트가 연결된 제7 NMOS트랜지스터(127)와, 상기 제2 PMOS트랜지스터(122)의 드레인에 게이트가 연결되고 상기 VPP에 소오스가 연결된 제3 PMOS트랜지스터(143)와, 상기 제3 PMOS트랜지스터(143)의 드레인과 게이트에 각각 드레인과 게이트가 연결된 제8 NMOS트랜지스터(128)와, 상기 제8 NMOS트랜지스터(128)의 드레인에 게이트가 연결되고 소오스는 접지된 제9 NMOS트랜지스터(129)와, 상기 제9 NMOS트랜지스터(129)의 드레인에 드레인이 연결되고 상기 VPP에 소오스와 게이트가 연결된 제4 PMOS트랜지스터(144)와, 상기 제4 PMOS트랜지스터(144)의 게이트와 드레인에 각각 드레인과 게이트가 연결되고 상기 VPP에 소오스가 연결된 제5 PMOS트랜지스터(145)와, 상기 제9 NMOS트랜지스터(129)의 게이트에 입력단이 연결된 제12 인버터(151)와, 상기 제12 인버터(151)의 출력단에 게이트가 연결되고 상기 제5 PMOS트랜지스터(145)의 드레인에 드레인이 연결되며 소오스는 접지된 제10 NMOS트랜지스터(130)와, 상기 제10 NMOS트랜지스터(130)의 출력단에 직렬로 연결된 제13 내지 제15 인버터들(153,154,155)로 구성되어있다.The comparator 105 includes a first NMOS transistor 121 having a gate connected to the VPP and a drain connected to the Vdd, a drain connected to a source of the first NMOS transistor 121, and a gate connected to the Vdd. A second NMOS transistor 122, a third NMOS transistor 123 having a drain connected to a source of the second NMOS transistor 122, and a gate connected to an output terminal of the logic unit 103, and the third NMOS transistor ( A drain is connected to the source of the source of the fourth NMOS transistor 124, a drain is connected to the source of 123 and the gate is connected to the Vdd, a drain is connected to the source of the fourth NMOS transistor 124, a source is connected to the ground terminal A fifth PMOS transistor 125 connected to a source of the fifth NMOS transistor 125, a source connected to the source of the second NMOS transistor 122, and a source connected to the VPP, and the first PMOS transistor 141 of the first PMOS transistor 141. Drain and Crab A second PMOS transistor 142 having a source and a gate connected to each other, a sixth NMOS transistor 126 having a drain and a gate connected to the drain and the gate of the second PMOS transistor 142, and the sixth NMOS transistor A seventh NMOS transistor 127 having a drain and a gate connected to the source and the gate of 126, and a third PMOS transistor 143 having a gate connected to the drain of the second PMOS transistor 122 and a source connected to the VPP. ), An eighth NMOS transistor 128 having a drain and a gate connected to the drain and the gate of the third PMOS transistor 143, and a gate connected to the drain of the eighth NMOS transistor 128 and the source is grounded. A fourth PMOS transistor 144 having a drain connected to a drain of the ninth NMOS transistor 129, a drain of the ninth NMOS transistor 129, and a source and a gate connected to the VPP, and the fourth PMOS transistor 144. A fifth PMOS transistor 145 having a drain and a gate connected to the gate and the drain, and a source connected to the VPP, a twelfth inverter 151 having an input terminal connected to a gate of the ninth NMOS transistor 129, and the A gate is connected to an output terminal of the inverter 151, a drain is connected to the drain of the fifth PMOS transistor 145, and the source is a grounded tenth NMOS transistor 130 and an output terminal of the tenth NMOS transistor 130. And thirteenth to fifteenth inverters 153, 154, and 155 connected in series.

상기 도 7에 도시된 액티브 승압전압 검출부(35)의 동작을 설명한다. 상기 PVPPDETE와 상기 PAKERD는 그 논리값이 서로 다를 때 상기 플립플롭(101)은 동작한다. 먼저 상기 PAKERD가 논리 하이이고 상기 PVPPDETE가 논리 로우일 경우, 상기 제1 낸드 게이트(111)의 출력은 논리 하이가 되어 상기 제5 노아 게이트(115)의 출력이 논리 로우가 되게한다. 그러면 상기 제3 NMOS트랜지스터(123)가 불통되어 상기 PVPPDET_A는 논리 로우가 되므로 상기 승압전압 발진부(37)는 비활성화된다. 상기 PVPPDETE가 논리 하이이고 상기 PAKERD가 논리 로우일 경우, 상기 제2 낸드 게이트(113)의 출력은 논리 하이가 되고 상기 제1 낸드 게이트(111)의 출력은 논리 로우가 된다. 그러면 상기 제5 노아 게이트(115)의 출력은 논리 하이가 되므로 상기 제3 NMOS트랜지스터(123)는 도통한다. 따라서 상기 비교부(105)는 상기 VPP를 검출하여 그 값이 참조 전압보다 높으면 상기 PVPPDET_A는 논리 로우로 디세이블되고, 그 값이 참조 전압보다 낮으면 상기 PVPPDET_A는 논리 하이로 인에이블된다. 그런데 상기 PAPD가 논리 하이가 되면 상기 제5 노아 게이트(115)의 출력 신호가 논리 로우가 되어 상기 비교부(1050를 비활성화시킨다. 즉, 액티브 파워 다운 모드가 되면 상기 액티브 승압전압 검출부(35)는 비활성화된다.The operation of the active boosted voltage detector 35 shown in FIG. 7 will be described. The flip-flop 101 operates when the PVPPDETE and PAKERD have different logic values. First, when the PAKERD is logic high and the PVPPDETE is logic low, the output of the first NAND gate 111 becomes logic high such that the output of the fifth NOR gate 115 becomes logic low. As a result, the third NMOS transistor 123 is turned off and the PVPPDET_A becomes a logic low, so the boosted voltage oscillator 37 is inactivated. When the PVPPDETE is logic high and the PAKERD is logic low, the output of the second NAND gate 113 becomes logic high and the output of the first NAND gate 111 becomes logic low. Then, since the output of the fifth NOR gate 115 becomes logic high, the third NMOS transistor 123 conducts. Accordingly, the comparator 105 detects the VPP and if the value is higher than the reference voltage, the PVPPDET_A is disabled to a logic low. If the value is lower than the reference voltage, the PVPPDET_A is enabled to a logic high. However, when the PAPD becomes logic high, the output signal of the fifth NOR gate 115 becomes logic low to deactivate the comparator 1050. That is, when the active power down mode is activated, the active boosted voltage detector 35 Deactivated.

도 8은 상기 도 3에 도시된 대기용 승압전압 제어 신호 발생부(39)의 세부블록도이다. 상기 대기용 승압 제어 신호 발생부(39)는 출력 신호인 PVPPOSC_S를 출력하는 대기용 승압전압 발진부(45)와, 상기 PVPPOSC_S와 상기 PAPD를 입력으로하는 대기용 승압 제어 신호 발생부(47)로 구성되어있다.FIG. 8 is a detailed block diagram of the standby voltage control signal generator 39 shown in FIG. The standby boost control signal generator 39 includes a standby boost voltage oscillator 45 for outputting an output signal PVPPOSC_S, and a standby boost control signal generator 47 for inputting the PVPPOSC_S and the PAPD. It is.

도 9는 상기 도 8에 도시된 대기용 승압 제어 신호 발생부(47)의 회로도이다. 상기 대기용 승압 제어 신호 발생부(45)는 상기 PVPPOSC_S와 상기 PAPD를 입력으로하는 제3 낸드 게이트(161)와, 상기 제3 낸드 게이트(161)의 출력을 입력으로하여 상기 PAKE_S를 출력하는 제16 인버터(163)로 구성되어있다.FIG. 9 is a circuit diagram of the standby boost control signal generator 47 shown in FIG. 8. The standby step-up control signal generator 45 is configured to output the PAKE_S by inputting the third NAND gate 161 which inputs the PVPPOSC_S and the PAPD, and the output of the third NAND gate 161. It consists of 16 inverters (163).

상기 도 8과 도 9에서 상기 PAPD가 논리 하이로 인에이블되면 상기 VPPOSC_S가 논리 하이일 때 상기 PAKE_S가 논리 하이로 인에이블되어 상기 승압 제어 신호 발생부(41)를 활성화시킨다.8 and 9, when the PAPD is enabled at the logic high, the PAKE_S is enabled at the logic high when the VPPOSC_S is at the logic high to activate the boost control signal generator 41.

도 10은 상기 도 3에 도시된 블록도의 타이밍도이다. 상기 도 3을 참조하여 상기 도3에 도시된 회로의 동작을 설명하기로 한다. 상기 PRD가 논리 하이로 인에이블되면 상기 PVPPDETE와 상기 PAKERD가 논리 하이로 인에이블된다. 동시에 상기 PAKEi도 논리 하이로 인에이블된다. 그러다가 상기 PAKERD가 논리 로우로 디세이블되면 상기 액티브 승압전압 검출부(35)는 활성화된다. 이 때 상기 PAPD는 논리 로우로 디세이블상태이다. 상기 액티브 승압전압 검출부(35)가 활성화되면 상기 VPP를 검출한다. 상기 VPP가 목표 레벨보다 높으면 상기 PVPPDET_A는 디세이블되고, 상기 VPP가 목표 레벨보다 낮으면 상기 PVPPDET_A는 인에이블된다. 상기 VPP가 목펴 레벨보다 낮으면 상기 승압전압 발진부(37)가 활성화되어 상기 PVPPOSC_A가 인에이블되어 상기 승압 제어 신호 발생부(41)의 출력 신호인 PAKEi를 인에이블시킨다. 그로 인하여 상기 승압부(43)가 활성화되어 상기 VPP를 더 높은 전압으로 승압시킨다. 그런데 상기 PAPD가 논리 하이가 되면 상기 액티브 승압전압 검출부(35)는 비활성화되고 그로 인하여 상기 PVPPDET_A는 논리 로우로 디세이블된다. 동시에 상기 대기용 승압 제어 신호 발생부(39)가 활성화되고 상기 PAKE_S는 인에이블된다. 그러면 상기 승압 제어 신호 발생부(41)가 활성화되어 상기 승압부(43)는 계속 활성화 상태를 유지한다. 즉, 승압부(43)는 계속해서 상기 VPP를 출력한다.FIG. 10 is a timing diagram of the block diagram shown in FIG. 3. An operation of the circuit of FIG. 3 will be described with reference to FIG. 3. When the PRD is logic high, the PVPPDETE and the PAKERD are enabled logic high. At the same time the PAKEi is also enabled at logic high. Then, when the PAKERD is disabled to the logic low, the active boosted voltage detector 35 is activated. At this time, the PAPD is disabled with logic low. When the active boosted voltage detector 35 is activated, the VPP is detected. The PVPPDET_A is disabled when the VPP is higher than the target level, and the PVPPDET_A is enabled when the VPP is lower than the target level. When the VPP is lower than the visual level, the boosted voltage oscillator 37 is activated to enable the PVPPOSC_A to enable PAKEi, which is an output signal of the boosted control signal generator 41. As a result, the booster 43 is activated to boost the VPP to a higher voltage. However, when the PAPD becomes logic high, the active boosted voltage detector 35 is inactivated, thereby disabling PVPPDET_A to logic low. At the same time, the standby boost control signal generator 39 is activated and the PAKE_S is enabled. Then, the boost control signal generator 41 is activated so that the booster 43 continues to be activated. That is, the booster 43 continues to output the VPP.

이와 같이 액티브 파워 다운 모드시 상기 액티브 승압전압 검출부(35)는 비활성화되므로 상기 액티브 승압전압 검출부에 의한 전력 소모는 없다. 대신 상기 대기용 승압 제어 신호 발생부(39)가 동작하므로 적은 양의 전력 소모가 발생한다. 하지만 상기 액티브 승압전압 검출부(39)가 소모하는 전력보다 훨씬 적다.As such, since the active boosted voltage detector 35 is inactivated in the active power down mode, there is no power consumption by the active boosted voltage detector. Instead, the standby boost control signal generator 39 operates, and thus a small amount of power is consumed. However, the active boosted voltage detector 39 is much less than the power consumed.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

상술한 바와 같이 본 발명에 따르면, 액티브 파워 다운 모드시 액티브 승압전압 검출부(35)가 동작하지 않고도 승압전압은 계속 출력된다. 따라서 액티브 파워 다운 모드시 전력 소모가 종래에 비해 대폭 감소된다.As described above, according to the present invention, the boosted voltage is continuously output without the active boosted voltage detector 35 operating in the active power down mode. Therefore, the power consumption in the active power down mode is significantly reduced compared to the conventional.

Claims (12)

RAS 계열의 로우 지연 신호를 입력으로하는 승압전압 검출부 제어 신호 발생부;A boosted voltage detector control signal generator configured to receive a low delay signal of the RAS series; 상기 로우 지연 신호를 입력으로하는 승압부 지연 신호 발생부;A booster delay signal generator configured to receive the low delay signal; 상기 승압전압 검출기 제어 신호 발생부의 출력과 상기 승압부 지연 신호 발생부의 출력 및 액티브 파워다운 신호를 입력으로하고 상기 액티브 파워다운 신호가 디세이블시 승압전압을 검출하고 상기 액티브 파워다운 신호가 인에이블시 비활성화되는 액티브 승압전압 검출부;The output of the boosted voltage detector control signal generator, the output of the boosted delay signal generator, and an active power down signal are input, and the active power down signal is disabled when the boosted voltage is detected and the active power down signal is enabled. An active boosted voltage detector that is inactivated; 상기 액티브 승압전압 검출부의 출력 신호를 입력으로하여 상기 액티브 승압전압 검출부의 출력 신호가 인에이블되면 출력 신호가 인에이블되는 승압전압 발진부;A boosted voltage oscillator configured to enable an output signal when the output signal of the active boosted voltage detector is enabled by inputting the output signal of the active boosted voltage detector; 상기 액티브 파워다운 신호를 입력으로하여 상기 액티브 파워다운 신호가 인에이블되면 출력 신호가 인에이블되는 대기용 승압 제어 신호 발생부;A standby boost control signal generation unit configured to output an output signal when the active power down signal is enabled by inputting the active power down signal; 상기 승압전압 발진부의 출력과 상기 승압부 지연 신호 발생부의 출력과 상기 대기용 승압 제어 신호 발생부의 출력을 입력으로하는 승압부 제어 신호 발생부; 및A booster control signal generator configured to receive an output of the boosted voltage oscillator, an output of the booster delay signal generator, and an output of the standby booster control signal generator; And 상기 승압부 제어 신호 발생부의 출력을 입력으로하여 상기 승압 제어 신호 발생부의 출력 신호가 인에이블되면 참조 전압보다 승압된 승압전압을 출력하고 상기 승압전압의 일부는 상기 액티브 승압전압 검출부로 입력되는 승압부를 구비하는 것을 특징으로하는 승압전압 회로를 갖는 반도체 메모리 장치.When the output signal of the booster control signal generator is enabled by using the output of the booster control signal generator, a booster voltage boosted by more than a reference voltage is output, and a part of the booster voltage is input to the active booster voltage detector. A semiconductor memory device having a boosted voltage circuit. 제1항에 있어서, 상기 승압부는 액티브 키커인 것을 특징으로하는 승압전압 회로를 갖는 반도체 메모리 장치.2. The semiconductor memory device according to claim 1, wherein said boosting portion is an active kicker. 제1항에 있어서, 상기 승압전압 검출부 제어 신호 발생부는 상기 로우 지연 신호들을 입력으로하는 제1 노아 게이트와, 상기 제1 노아 게이트의 출력을 입력으로하는 제1 인버터와, 상기 제1 인버터의 전원단과 전원 전압 사이에 연결된 제1 저항과, 상기 제1 인버터의 출력단과 상기 전원 전압 사이에 연결된 제1 PMOS캐패시터와, 상기 제1 인버터의 출력을 입력으로하는 제2 인버터와, 상기 제2 인버터의 출력과 상기 제1 노아 게이트의 출력을 입력으로하는 제2 노아 게이트와, 상기 제2 노아 게이트의 출력을 입력으로하는 제3 인버터, 및 상기 제3 인버터의 출력을 입력으로하고 상기 승압 전압 검출부 제어 신호의 출력 신호를 출력하는 제4 인버터로 구성하는 것을 특징으로하는 승압전압 회로를 갖는 반도체 메모리 장치.The power supply of the first inverter of claim 1, wherein the boosted voltage detector control signal generator comprises a first NOR gate that inputs the low delay signals, a first inverter that outputs the first NOR gate, and a power source of the first inverter. A first resistor connected between the stage and the power supply voltage, a first PMOS capacitor connected between the output terminal of the first inverter and the power supply voltage, a second inverter having an output of the first inverter, and a second inverter And a second inverter having an output and an output of the first NOR gate, a third inverter having an output of the second NOR gate, and an output of the third inverter as an input, and controlling the boosted voltage detector. A semiconductor memory device having a boosted voltage circuit, characterized by comprising a fourth inverter for outputting a signal output signal. 제1항에 있어서, 상기 승압부 지연 신호 발생부는 상기 로우 지연 신호를 입력으로하는 제5 인버터와, 상기 제5 인버터의 출력을 입력으로하는 제6 인버터와, 상기 제6 인버터의 전원단과 전원 전압 사이에 연결된 제2 저항과, 상기 제6 인버터의 출력단과 상기 전원 전압 사이에 연결된 제2 PMOS캐패시터와, 상기 제6 인버터의 출력을 입력으로하는 제7 인버터와, 상기 제7 인버터의 접지단과 접지 전압 사이에 연결된 제3 저항과, 상기 제7 인버터의 출력단과 상기 접지 전압 사이에 연결된 제3 PMOS캐패시터와, 상기 제7 인버터의 출력을 입력으로하는 제8 인버터와, 상기 제8 인버터의 출력과 상기 제5 인버터의 출력을 입력으로하는 제3 노아 게이트와, 상기 제5 노아 게이트의 출력을 입력으로하는 제9 인버터, 및 상기 제9 인버터의 출력을 입력으로하고 상기 승압부 지연 신호 발생부의 출력 신호를 출력하는 제10 인버터로 구성하는 것을 특징으로하는 승압전압 회로를 갖는 반도체 메모리 장치.2. The voltage converter of claim 1, wherein the booster delay signal generator includes a fifth inverter configured to receive the low delay signal, a sixth inverter configured to receive an output of the fifth inverter, a power supply terminal and a power supply voltage of the sixth inverter. A second resistor connected between the second PMOS capacitor connected between the output terminal of the sixth inverter and the power supply voltage, a seventh inverter having an output of the sixth inverter, a ground terminal and ground of the seventh inverter; A third resistor connected between the voltage, a third PMOS capacitor connected between the output terminal of the seventh inverter and the ground voltage, an eighth inverter having an output of the seventh inverter, an output of the eighth inverter, A third NOR gate as an input of the output of the fifth inverter, a ninth inverter as an input of the output of the fifth Noah gate, and an output of the ninth inverter as an input, and A semiconductor memory device having a boost voltage circuit, comprising a tenth inverter for outputting an output signal of a pressure delay signal generator. 제1항에 있어서, 상기 승압 제어 신호 발생부는 상기 승압부 지연 신호 발생부의 출력과 상기 승압전압 발진부의 출력 및 상기 대기용 승압 제어 신호 발생부의 출력을 입력으로하는 제4 노아 게이트와, 상기 제4 노아 게이트의 출력을 입력으로하고 상기 승압 제어 신호 발생부의 출력 신호를 출력하는 제11 인버터로 구성하는 것을 특징으로하는 승압전압 회로를 갖는 반도체 메모리 장치.The fourth NOA gate of claim 1, wherein the boost control signal generator comprises an output of the booster delay signal generator, an output of the booster voltage oscillator, and an output of the standby booster control signal generator; And a eleventh inverter configured to output an output of the NOA gate and output an output signal of the boost control signal generator. 제1항에 있어서, 상기 액티브 승압전압 검출부는 상기 승압전압 검출부 제어 신호 발생부의 출력 신호와 상기 승압부 지연 신호 발생부의 출력 신호를 입력으로하는 플립플롭과, 상기 플립플롭의 출력 신호와 상기 액티브 파워 다운 신호를 입력으로하여 상기 두 개의 입력 신호들 중 어느 하나라도 논리 하이이면 출력 신호가 디세이블되는 논리부, 및 상기 논리부와 상기 승압전압을 입력으로하여 상기 논리부의 출력 신호가 인에이블되면 활성화되고 상기 논리부의 출력 신호가 디세이블되면 비활성화되는 비교부로 구성하는 것을 특징으로하는 승압전압 회로를 갖는 반도체 메모리 장치.The flip-flop of claim 1, wherein the active boosting voltage detector is configured to input an output signal of the boosted voltage detector control signal generator and an output signal of the booster delay signal generator, an output signal of the flip-flop, and the active power. A logic unit for disabling an output signal when any one of the two input signals is logic high by inputting a down signal, and activating when the output signal of the logic unit is enabled by inputting the logic unit and the boost voltage. And a comparator configured to be inactivated when the output signal of the logic unit is disabled. 제6항에 있어서, 상기 플립플롭은 상기 승압전압 검출부 제어 신호 발생부의 출력 신호를 입력으로하는 제1 낸드 게이트와, 상기 제1 낸드 게이트의 출력 신호와 상기 승압부 지연 신호 발생부의 출력 신호를 입력으로하고 출력 신호는 상기 제1 낸드 게이트로 입력되는 제2 낸드 게이트로 구성하는 것을 특징으로하는 승압전압 회로를 갖는 반도체 메모리 장치.The method of claim 6, wherein the flip-flop is input to the first NAND gate to the output signal of the boost voltage detector control signal generator, the output signal of the first NAND gate and the output signal of the booster delay signal generator; And the output signal comprises a second NAND gate input to the first NAND gate. 제6항에 있어서, 상기 논리부는 상기 액티브 파워 다운 신호와 상기 플립플롭의 출력 신호를 입력으로하는 제5 노아 게이트인 것을 특징으로하는 승압전압 회로를 갖는 반도체 메모리 장치.7. The semiconductor memory device as claimed in claim 6, wherein the logic unit is a fifth NOR gate for inputting the active power down signal and the output signal of the flip-flop. 제6항에 있어서, 상기 비교부는 상기 승압전압에 게이트가 연결되고 전원 전압에 드레인이 연결된 제1 NMOS트랜지스터와, 상기 제1 NMOS트랜지스터의 소오스에 드레인이 연결되고 상기 전원 전압에 게이트가 연결된 제2 NMOS트랜지스터와, 상기 제2 NMOS트랜지스터의 소오스에 드레인이 연결되고 상기 논리부의 출력단에 게이트가 연결된 제3 NMOS트랜지스터와, 상기 제3 NMOS트랜지스터의 소오스에 드레인이 연결되고 상기 전원 전압에 게이트가 연결된 제4 NMOS트랜지스터와, 상기 제4 NMOS트랜지스터의 소오스에 드레인이 연결되고 상기 전원 전압에 게이트가 연결되며 접지단에 소오스가 연결된 제5 NMOS트랜지스터와, 상기 제2 NMOS트랜지스터의 소오스에 게이트가 연결되고 상기 전원 전압에 소오스가 연결된 제1 PMOS트랜지스터와, 상기 제1 PMOS트랜지스터의 드레인과 게이트에 각각 소오스와 게이트가 연결된 제2 PMOS트랜지스터와, 상기 제2 PMOS트랜지스터의 드레인과 게이트에 각각 드레인과 게이트가 연결된 제6 NMOS트랜지스터와, 상기 제6 NMOS트랜지스터의 소오스와 게이트에 각각 드레인과 게이트가 연결된 제7 NMOS트랜지스터와, 상기 제2 PMOS트랜지스터의 드레인에 게이트가 연결되고 상기 전원 전압에 소오스가 연결된 제3 PMOS트랜지스터와, 상기 제3 PMOS트랜지스터의 드레인과 게이트에 각각 드레인과 게이트가 연결된 제8 NMOS트랜지스터와, 상기 제8 NMOS트랜지스터의 드레인에 게이트가 연결되고 소오스는 접지된 제9 NMOS트랜지스터와, 상기 제9 NMOS트랜지스터의 드레인에 드레인이 연결되고 상기 전원 전압에 소오스와 게이트가 연결된 제4 PMOS트랜지스터와, 상기 제4 PMOS트랜지스터의 게이트와 드레인에 각각 드레인과 게이트가 연결되고 상기 전원 전압에 소오스가 연결된 제5 PMOS트랜지스터와, 상기 제9 NMOS트랜지스터의 게이트에 입력단이 연결된 제12 인버터와, 상기 제12 인버터의 출력단에 게이트가 연결되고 상기 제5 PMOS트랜지스터의 드레인에 드레인이 연결되며 소오스는 접지된 제10 NMOS트랜지스터와, 상기 제10 NMOS트랜지스터의 출력단에 직렬로 연결된 제13 내지 제15 인버터들로 구성하는 것을 특징으로하는 승압전압 회로를 갖는 반도체 메모리 장치.The second NMOS transistor of claim 6, wherein the comparator comprises a first NMOS transistor having a gate connected to the boosted voltage and a drain connected to a power supply voltage, and a second connected to a source of the first NMOS transistor and a gate connected to the power supply voltage. A third NMOS transistor having a drain connected to a source of the second NMOS transistor and a gate connected to an output terminal of the logic unit, a drain connected to a source of the third NMOS transistor, and a gate connected to the power supply voltage; A fourth NMOS transistor, a fifth NMOS transistor having a drain connected to a source of the fourth NMOS transistor, a gate connected to the power supply voltage, and a source connected to a ground terminal, a gate connected to a source of the second NMOS transistor, and A first PMOS transistor having a source connected to a power supply voltage, and a drain of the first PMOS transistor A second PMOS transistor having a source and a gate connected to each of the and gates, a sixth NMOS transistor having a drain and a gate connected to the drain and the gate of the second PMOS transistor, and a drain and a drain respectively at the source and the gate of the sixth NMOS transistor; A seventh NMOS transistor having a gate connected thereto, a third PMOS transistor having a gate connected to the drain of the second PMOS transistor, and a source connected to the power supply voltage, and a drain and gate connected to the drain and gate of the third PMOS transistor respectively; A ninth NMOS transistor connected to a drain of the eighth NMOS transistor, a drain of the eighth NMOS transistor, and a source of the eighth NMOS transistor, a drain connected to a drain of the ninth NMOS transistor, and a source and a gate connected to the power voltage A four PMOS transistor and a gate and a drain of the fourth PMOS transistor, respectively. A fifth PMOS transistor having a lane connected to a gate and a source connected to the power supply voltage, a twelfth inverter having an input terminal connected to a gate of the ninth NMOS transistor, a gate connected to an output terminal of the twelfth inverter, and the fifth PMOS transistor; A semiconductor memory having a drain connected to a drain of a transistor, the source comprising a tenth NMOS transistor grounded and a thirteenth to fifteenth inverters connected in series to an output terminal of the tenth NMOS transistor. Device. 제1항에 있어서, 상기 대기용 승압 제어 신호 발생부는 대기용 승압전압 발진기와, 상기 대기용 승압전압 발진기의 출력과 상기 액티브 파워 다운 신호를 입력으로하는 대기용 승압 제어 신호 발생부를 구비하는 것을 특징으로하는 승압전압 회로를 갖는 반도체 메모리 장치.The standby booster control signal generator comprises a standby booster voltage oscillator, and a standby booster control signal generator for inputting the output of the standby booster voltage oscillator and the active power down signal. A semiconductor memory device having a boosted voltage circuit. 제10항에 있어서, 상기 대기용 승압 제어 신호 발생부는 상기 대기용 승압전압 발진기의 출력 신호와 상기 액티브 파워다운 신호를 입력으로하는 제3 낸드 게이트와, 상기 제3 낸드 게이트의 출력을 입력으로하여 상기 대기용 승압 제어 신호 발생부의 출력 신호를 출력하는 제16 인버터로 구성하는 것을 특징으로하는 승압전압 회로를 갖는 반도체 메모리 장치.11. The apparatus of claim 10, wherein the standby boost control signal generator comprises a third NAND gate as an input of an output signal of the standby boosted voltage oscillator and an active power down signal, and an output of the third NAND gate as an input. And a sixteenth inverter configured to output an output signal of the standby boost control signal generator. 승압전압을 출력하는 승압부와 상기 승압전압을 검출하는 액티브 승압전압 검출부 및 상기 승압부에 출력 단이 연결된 대기용 승압 제어 신호 발생부를 갖는 승압전압 회로를 구비하는 반도체 메모리 장치에 있어서,A semiconductor memory device comprising a boosting voltage circuit having a boosting unit for outputting a boosting voltage, an active boosting voltage detecting unit detecting the boosting voltage, and a standby boosting control signal generating unit having an output terminal connected to the boosting unit. 액티브 파워 다운 모드에 진입하면 상기 액티브 승압전압 검출부는 비활성화되고 상기 대기용 승압 제어 신호 발생부가 활성화되어 상기 승압부를 활성화시키는 것을 특징으로하는 승압 전압 회로의 승압 방법.And the active boosting voltage detection unit is deactivated when the active power down mode is entered, and the standby boosting control signal generator is activated to activate the boosting unit.
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