KR19980072764A - 주파수 보정회로 - Google Patents

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Abstract

고선형성이 요구되는 오디오 시스템에서의 주파수 보정 회로에 관한 것으로서, 특히 적분기와 가중치 레벨 A/D 변환기 및 디지탈 제어 회로로 보정 회로를 구성하고, 액티브 RC 필터내의 캐패시터는 (+) 변동 및 (-) 변동에 대해 서로 다른 캐패시터들이 반응하도록 캐패시터 열로 구성하여 필터내에 설정된 RC 시상수 및 주파수 응답을 일정하게 유지하도록 함으로써, 보정 코드 값과 실제 적분 출력 값 사이의 큰 오차를 줄일 수 있고, 또한, 낮은 전압 의존도를 갖는 수동소자들로 필터의 시상수를 결정하고, 신호가 처리되어지는 동안에 보정 코드가 고정되며, 보정 코드가 정상적인 동작을 할 때는 고정되기 때문에 집적회로에서 처리되는 신호의 변조를 유발하지 않으므로 칩상에 주회로인 액티브 펄터와 함께 집적할 수 있으며, ±50%의 RC 시상수 변동율을 가지는 집적 시스템의 RC 시상수 및 차단 주파수는 ±10% 이내의 오차 범위를 가지게 된다.

Description

주파수 보정회로
본 발명은 고선형성이 요구되는 오디오 시스템에서의 주파수 보정 회로에 관한 것으로서, 특히 실제의 RC 시상수 변동에 의한 전압레벨 분포를 기준전압으로 하여 각 시상수 변동분에 대한 실제적인 보정 코드를 생성하도록 하는 주파수 보정(Tunning)회로에 관한 것이다.
최근 고선형성이 요구되는 오디오 주파수 응용 분야에서는 과표본화(Oversampling) 기법을 이용한 아날로그/디지탈(Analog/Digital ; A/D) 또는 디지탈/아날로그(D/A) 변환기의 설계가 활발히 이루어지고 있다.
이러한 변환기에서 신호의 전후 처리를 위하여 A/D 변환기의 경우 어라이어싱 방지 필터가 요구되고, D/A 변환기의 경우 데이타 재구성 필터가 요구된다.
이때, 상기 어라이어싱 방지 필터 또는 데이타 재구성 필터와 같은 아날로그 필터는 관련된 디지탈 신호처리 프로세서의 성능저하 요인으로 작용해서는 안되므로, 90dB 이상의 선형성이 보장되어야 한다.
도 1은 이러한 연속시간 아날로그 필터중 액티브 RC 필터의 하나인 바이쿼드형(BIQD, biquardratic) 2차 로우패스필터(Low Pass Filter ; LPF)의 구조를 보이고 있다.
도 1을 보면, 기본적으로 3개의 연산 증폭기와 R,C로 구성되며, 각 파라미터 값을 독립적으로 설정할 수 있다. 즉, C1=C2=C3으로 설정할 경우 C의 항은 -3dB 주파수식에만 포함되며, R1의 항은 양호도(quality factor ; Q)를 결정짓는 식에만 포함되므로, 다른 파라미터에 영향을 주지않고 특정 파라미터를 조절할 수 있다.
여기서,
가 된다.
그러나, 이러한 아날로그 필터를 집적하는 경우, 공정의존성, 온도변화, 노화등과 같은 여러 환경요인에 의해 집적된 수동소자 즉, R,C의 절대값 변동이 발생하여 주파수 응답의 변화를 초래한다. 즉, 설정된 수동소자 값으로부터 여러 요인에 의해 변동된 수동소자 값은 전체 회로의 사양을 왜곡시킬 수 있으며, 이를 보완하지 않을경우 최대 ±50%의 주파수 응답 변화를 가져올 수 있다.
그리하여, 근래에 보고된 아날로그 필터들은 전압 가변저항(triode-mode MOS 트랜지스터), 보정(tunning)이 가능한 트랜스컨덕터(Transconductor)를 사용하여 주파수 응답 변화를 보정하였다.
그러나, 이러한 기법들은 고조파(Harmonic) 잡음을 발생시켜 선형성 한계는 65dB 이하이다.
따라서, 고선형성이 요구되는 오디오 프로세서와 관련된 연속시간 아날로그 필터는 대부분 오프-칩(off-chip) 형태로 설계되었다.
또한, 어라이어싱 방지 필터 및 데이타 재구성 필터는 대부분 대지탈 프로세서 내부에서 정밀한 필터링을 수행하므로 5∼10% 이내의 주파수 응답 정확도만이 요구된다.
이러한 상황하에서 Durham et al. (A. Durham, W. Rendom-White, High-linearity continuous-time filter in 5-V VLSI CMOS, IEEE J. Solid-State Circuits, vol. 27, pp. 1270-1276, Sept. 1992.)은 높은 선형성이 요구되는 오디오 주파수 응용에 적용 가능한 온-칩 보정필터의 설계에 관한 논문을 보고하였다.
이 논문은 도 2 및 도 3에 도시된 바와같이 이중경사(dual-slope calibration) 보정회로를 이용하여 보정코드를 생성한다.
즉, 초기 리셋(reset) 구간 후에 회로의 아날로그 부분(21)은 고정된 시간, 2NTCK동안에는 Vref를 입력으로 하는 연속시간 적분기(ΦA= 로우, ΦB= 하이, ΦC= 로우)로서 동작한다.
출력 결과는 도 3에서와 같이 아날로그 그라운드인 VAG로부터 출발하는 (-) 전압램프가 되며, 이 시간 후 적분기의 출력전압은 Vo(peak)이다.
그 후 (+)쪽으로 계단전압(δVo)을 만드는 스위치드-캐패시터 적분기(ΦA= 펄스, ΦB= 로우, ΦC= 로우)로서 동작한다.
R1,C1과 C0의 정상(nominal)값은 특정 스텝을 정확하게 VAG에 일치되도록 선택되고, VAG까지 전압 스텝의 전체개수는 (ns + P)이다.
여기서, P는 가장 큰 시상수 (R1C)max가 일어날때 n을 0으로 만들기 위해 사용되는 옵셋이다.
초기에 프리셋된 카운터(24)는 적분기 출력이 VAG를 통과할 때까지 계단 파형의 스텝 개수에 따라 증가한다. 상기 카운터(24)는 로직부(23)의 제어에 의해 비교기(22)의 출력이 +가 되면 카운트 동작을 멈춘다.
즉, Δt 시간 이후 아날로그 그라운드(VAG)를 통과할 때까지의 계단 파형의 스탭 개수를 카운트한 후 이를 그대로 보정 코드로 설정하여 보정 코드를 출력하는 래치(25)로 전송한다.
실제적인 보정은 도 1과 같은 필터회로내에서 시상수를 결정하는 캐패시터(C1,C2)를 도 4에서와 같이 프로그램이 가능한 캐패시터 열로 대치한 후 보정 코드에 따라 스위칭함으로써 이루어진다.
그러나, 상기된 이중 경사 보정 방법은 다음과 같은 오류가 있다.
첫째는, ±50%의 RC 시상수 변동을 가정할 때, RCmax, RCnom, RCmin 값에 대응되는 적분 출력 Vo(peak)값 Vo(peak) RCmax, Vo(peak) RCnom, Vo(peak) RCmin은 수학식 1에 의해 하기 수학식 3과 같이 결정된다.
[수학식 3]
여기서, RCmax는 +50%의 변동율을 가졌을때의 시상수의 값이고, RCnom은 정상 값이며, RCmin은 -50%의 변동율을 가졌을때의 시상수 값을 나타낸다.
한편, 도 5는 ±50% RC 시상수 변동율을 가질때, -50%부터 +6.25%씩 증가시켜가면서 +50%까지의 아날로그 적분파형의 한 예로서, (+)쪽의 RC 시상수 변화에 의한 변화폭은 전체 적분 레벨 분포에서 25%만을 차지하며, 나머지 75%는 (-)쪽의 RC 시상수 변화에 의해 나타난다.
그러나, 도 2와 같은 이중 경사 보정 회로에서는 이러한 레벨 분포가 무시되어 -50%에서 +50%까지의 변동에 의한 전체 적분 레벨폭이 단순히 보정 코드의 갯수로 나뉘어지는 형태가 된다.
즉, 보정 코드마다 각기 다른 레벨 간격을 가져야 함에도 불구하고 균등한 레벨 간격을 기준으로 보정코드가 부여됨으로써 보정된 RC 시상수 오차범위는 논문에 보고된 ±10% 이내의 오차범위를 만족시킬 수 없다.
둘째, 보정을 위한 각각의 캐패시터 열내 소자값 산출 과정에서의 오류가 있다. 즉, 상기 논문에서 산출된 소자값은 ±50% RC 시상수 변동율을 가지고 Cnom = 40pF일때, 5비트의 보정코드에 대하여 Cmin는 20.625pF, δC는 1.25pF로 계산되어 스위칭 가능한 캐패시터들은 1.25, 2.5, 5, 10, 20의 값으로 설정되어 있다.
그러므로, 구현 가능한 캐패시터값의 범위는 20.625∼59.375pF의 범위를 가진다.
그러나, 일정한 RC 시상수를 유지하기 위해서는 즉, ±50%의 저항 값 변동에 의하여 적분기 저항 값은 1.375∼4.125mΩ 까지 변화될 수 있으므로 캐패시터 열은 스위칭에 의하여 26.67∼80pF 까지 선택될 수 있어야 한다.
따라서, (-) 시상수 변동에 대해 보정된 RC 시상수는 아주 큰 오차를 가지게 된다.
셋째, 적분 레벨 변화가 (+) 변동 및 (-) 변동에서 서로 다른 폭으로 분포되므로 이러한 변동 방향에 따라 서로 다른 Cmin 값 및 캐패시터들이 요구되었으나 무시되었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 실제적인 RC 시상수 변동에 의한 전압 레벨 분포를 기준 전압으로 하여 각 시상수 변동분에 대한 실제적인 보정 코드를 생성하도록 하고, (+) 변동 및 (-) 변동에 대해 서로 다른 캐패시터들이 반응하도록 함으로써, 일정한 RC 시상수 오차범위를 유지하도록 하는 주파수 보정회로를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 주파수 보정회로의 특징은, 시상수의 변화를 구하는 적분기와, 상기 적분기에서 구해진 시상수 변화에 의한 적분 출력 레벨을 보정코드가 생성되는 동안 유지시키는 샘플/홀드부와, 상기 샘플/홀드부에서 출력되는 적분 레벨을 근사화된 각각의 기준 전압 레벨과 비교하여 보정 코드를 생성하는 코드값 산출부와, 상기 코드값 산출부에서 출력되는 보정 코드에 의해 설정된 시상수를 일정하게 유지시키는 필터를 포함하여 구성되는데 있다.
도 1은 일반적인 액티브 RC 필터의 구성 블럭도
도 2는 종래의 주파수 보정 회로의 구성 블럭도
도 3은 도 2의 각부의 타이밍도
도 4는 도 2에서 발생된 보정 코드에 의해 스위칭되어 RC 시상수를 보정하는 필터내의 캐패시터열을 나타낸 회로도
도 5는 ±50% RC 시상수 변동율을 가질 때 -50%부터 +6.25%씩 증가시켜가면서 +50%까지의 아날로그 적분 파형의 일예를 나타낸 도면
도 6은 본 발명에 따른 주파수 보정 회로의 구성 블럭도
도 7은 도 6의 가중치 레벨 아날로그/디지탈 변환기의 일실시예를 나타낸 구성 블럭도
도 8은 도 6의 가중치 레벨 아날로그/디지탈 변환기의 다른 실시예를 나타낸 구성 블럭도
도 9는 -50%부터 +6.25%씩 증가시켜 최종 +50%까지의 RC 시상수 변동에 대하여 도 6의 적분기에서 출력되는 적분 레벨의 일예를 나타낸 도면
도 10은 본 발명에 따른 적분 레벨 및 보정 코드의 일예를 나타낸 테이블
도 11은 도 6에서 발생된 보정 코드에 의해 스위칭되어 RC 시상수를 보정하는 필터내의 캐패시터열을 나타낸 회로도
도 12는 본 발명에 의한 RC 시상수 보정 결과와 보정전의 상태를 보인 그래프
도 13은 본 발명에 의한 차단 주파수 보정 결과와 보정전의 상태를 보인 그래프
도 14a, 도 14b는 보정하지 않은 경우의 주파수 응답 파형과 차단 주파수의 변동 분포를 보인 도면
도 15a, 도 15b는 도 6에서 발생된 보정 코드를 도 4의 캐패시터열에 적용하였을 경우의 주파수 응답 파형과 차단 주파수의 변동 분포를 보인 도면
도 16a, 도 16b는 도 6에서 발생된 보정 코드를 도 11의 캐패시터열에 적용하였을 경우의 주파수 응답 파형과 차단 주파수의 변동 분포를 보인 도면
* 도면의 주요부분에 대한 부호의 설명
61 : 적분기 62 : 샘플 홀드부
63 : 가중치 레벨 A/D 변환기 63-1,81 : 비교기
63-2 : 오아 게이트 63-3 : 앤드 게이트
64 : 로직부 65 : 래치
Q1-Q3 : 쉬프트 레지스터
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 6은 본 발명에 따른 주파수 보정회로의 단순 블럭도로서, RC 시상수의 변화를 구하는 적분기(61), 상기 적분기(61)에서 구해진 변화된 RC 시상수에 의한 적분 출력레벨을 보정코드가 생성되는 동안 유지시키는 샘플/홀드부(62), 상기 적분 레벨값에 따른 코드를 산출하여 주는 가중치 레벨 A/D 변환기(63), 상기 A/D 변환기(63)에 타이밍 신호를 제공하는 로직부(64), 및 상기 A/D 변환기(63)의 출력을 일정시간 저장하는 래치(65)로 구성된다.
도 7과 도 8은 상기 가중치 레벨 A/D 변환기의 실시예로서, 도 7은 가중치 저항열을 이용한 A/D 변환기이고, 도 8은 가중치 캐패시터열을 이용한 A/D 변환기이다.
이때, 적분 전압 레벨이 서로 다른 간격을 가지므로 해당되는 모든 적분 레벨이 구현되도록 도 7의 저항열은 서로 다른 가중치를 갖고 직렬로 연결되고, 도 8의 캐패시터 열은 서로 다른 가중치를 갖고 병렬로 연결된다.
도 11은 상기 도 6의 보정 회로에서 출력되는 보정 코드에 의해 RC 시상수값을 보정하기 위한 RC 액티브 필터내의 캐패시터 열의 상세 회로도로서, 보정 코드를 논리 조합하는 다수의 논리 게이트(O1∼O6, A1∼A6)와, 보정 코드의 최상위 비트(MSB)와 상기 논리 게이트(O1∼O6, A1∼A6)의 각 출력에 따라 온/오프되는 다수개의 CMOS 스위치(X1L∼X4L, X1H∼X4H)와, 상기 다수개의 CMOS 스위치(X1L∼X4L, X1H∼X4H)에 각각 연결되는 병렬 구성의 다수개의 캐패시터(C1L∼C4L, C1H∼C4H)로 이루어진다.
여기서, RC 시상수 보정시 저항이 아닌 캐패시터를 이용하는 것은 캐패시터가 환경 요인에 상대적으로 적은 변동을 가지기 때문이다.
이와같이 구성된 본 발명에서 적분기(61)의 연산 증폭기(61-1)는 액티브 RC 필터내에서 사용되는 RC 시상수의 변화를 정확하게 보정하기 위하여 액티브 RC 필터내의 연산 증폭기와 동일한 것을 사용한다.
도 9는 -50%에서 6.25%씩 증가시켜 최종 +50%의 RC 시상수 변동에 대하여, 2.65V를 적분기(61)의 입력(VINT)으로 인가하였을 때 적분기(61)에서 출력되는 적분 레벨의 한 예로서, 적분 전압 레벨이 서로 다른 간격을 갖고 있음을 보여주며, 이를 숫자로 나타내면 도 10과 같다.
여기서는, C0=1 pF, R0=2.75 MΩ의 값을 가지고 5us부터 적분을 시작한 후 RCmin 시상수에 의한 적분값이 0V에 도달하였을 때 각각의 시상수에 대한 적분 레벨을 보여준다.
이때, (+)쪽의 RC 시상수 변화에 의한 변화는 전체 적분레벨 분포에서 25%만을 차지하며, 나머지 75%는 (-)쪽의 RC 시상수 변화에 의해 나타남을 알 수 있다.
이때, 상기 적분기(61)에서 적분을 시작한 후 일정 적분기간(예컨대, 약 4.513us) 후의 전압 레벨을 유지하기 위하여 모드 클럭 mclk을 샘플/홀드부(62)에 인가한다.
따라서, 상기 샘플/홀드부(62)는 상기 적분기(61)에서 출력되는 RC 시상수 변동에 의한 적분 레벨을 표본화하고 보정 코드가 생성되는 동안 유지하여 준다.
상기 샘플/홀드부(62)에서 출력되는 적분 레벨은 도 10에서와 같이 %가 소숫점 두자리까지 나오므로 비교가 어렵고 A/D 변환기의 저항 또는 캐패시터의 갯수가 증가하므로 하드웨어 즉, 저항 또는 캐패시터의 갯수를 감소시키기 위하여 A/D 변환기에서 적분 레벨을 근사화시킨다.
이를 위하여 상기 샘플/홀드부(62)의 출력은 가중치 레벨 A/D 변환기(63)로 입력된다.
즉, 4비트 보정 코드 생성을 위하여 A/D 변환기(63)의 비교기(63-1)에서 비교되는 각 기준 레벨을 생성하는데 도 7과 같은 직렬 구성의 가중치 저항열을 이용할 수도 있고, 도 8과 같은 병렬 연결의 가중치 캐패시터열을 이용할 수도 있다.
이때, 도 7과 같은 가중치 저항열을 이용한 A/D 변환기(63)의 동작은 다음과 같다.
상기 샘플/홀드부(62)에서 홀드된 전압 레벨 VLV는 각각의 RC 시상수에 대한 전압 레벨을 가지게 되며, A/D 변환기(63)의 비교기(63-1)로 입력된다.
예를들면, RCmax일 때 1.1V, RCnom 일때는 0.829V, RCmin일 때는 0V의 전압 레벨을 갖는다.
이때, 시스템 클럭 clk을 로직부(64)의 5비트 링 카운터(도시되지 않음.)에 인가하여 t1∼t5의 타이밍을 얻는다.
상기 t1∼t5의 타이밍 신호는 A/D 변환기(63)의 오아 게이트(63-2)를 통해 앤드 게이트(63-3)로 인가되고, 이 타이밍들은 앤드 게이트(63-3)로 입력되는 시스템 클럭 clk에 의해 하나의 보정 주기를 이룬다.
그리고, A/D 변환기(63)의 판정 레지스터(Q1∼Q3)는 쉬프트 레지스터로 동작한다.
먼저 t1에서 홀드된 전압 레벨 VLV은 비교기(63-1)에서 75%Vref와 비교된다. 즉, t1에 의해 스위치가 온되는 위치의 전압은 그 위치를 중심으로 상측으로 10R, 하측으로 30R이므로 75%Vref가 된다.
t2에서는 t1에서의 결과를 쉬프트 레지스터(Q1)에 저장하고, 이 Q1의 내용에 따라 보정 코드의 MSB 비트를 결정하여 래치(65)에 저장하며, Q1이 로우이면 비교기(63-1)는 홀드전압 VLV를 50%Vref와 비교하고, Q1이 하이이면 90%Vref와 비교한다.
t3에서는 t2에서의 결과를 쉬프트 레지스터(Q1)에 저장하고 이 쉬프트 레지스터 Q1의 내용에 따라 보정 코드의 다음 비트를 결정하여 래치(65)에 저장하며, t1에서의 판정 내용은 쉬프트 레지스터(Q2)로 쉬프트시킨다.
또한, Q1,Q2의 내용에 따라 다음 비교될 기준 전압 레벨을 결정한다.
이러한 방식에 따라 t5에서 보정 코드의 LSB 비트가 결정되게 됨으로서 모든 보정 코드가 만들어진다.
한편, 도 8과 같은 가중치 캐패시터열을 이용한 A/D 변환기(63)의 동작은 다음과 같다.
여기서는, 로직부(64)의 7비트 링 카운터(도시되지 않음.)가 시스템 클럭 clk에 반응하여 t1∼t7 타이밍을 발생시켜 A/D 변환기(63)로 출력하고, 샘플/홀드부(62)가 홀드 모드일 때 보정 사이클이 발생한다고 가정한다.
먼저, t1에서 맨 위쪽 스위치(S1)는 온이 되어 각 캐패시터의 상판은 접지에 연결되고 하판은 홀드된 전압 레벨 VLV에 연결된다.
t2에서 이 스위치(S1)는 턴오프되고 모든 캐패시터(C1∼C7)의 하판은 접지에 연결되므로서 상판 전압은 홀드된 전압 레벨 VLV의 반대 극성값 -VLV을 가지게 된다.
그 다음부터 일어나는 변환과정은 2진 검색 알고리즘에 따라 C1∼C7중 몇개의 하판을 Vref에 스위칭하여 결국 상판이 다시 접지로 돌아감으로서 진행된다.
예를들어, t3에서 보정 코드의 MSB를 결정하기 위해서는 C7,C6,C4,C3의 하판은 접지에서 Vref로 스위칭되고, 따라서 상판 전압은 75%Vref 만큼 증가한다.
이어서, 비교기(81)가 상판 전압 75%Vref과 접지간의 차이 극성을 결정하여 보정 코드의 MSB가 결정된다.
이 다음 단계는 상기된 가중치 저항열을 이용한 A/D 변환기의 동작과 동일하다.
상기 도 7 또는 도 8에서 구해진 보정 코드는 도 11의 액티브 RC 필터의 캐패시터열을 온/오프시킨다.
즉, 보정 코드가 1111이면 CMOS 스위치(X1L)이 온되고 논리 게이트(O1-O6, A1-A6)에 의해 CMOS 스위치(X2L-X4L)이 온되어 캐패시터 C1L+C2L+C3L+C4L 값이 RC 시상수의 C 값이 된다.
예를들어, C1L=40pF, C2L=20pF, C3L=10pF, C4L=5pF라면 액티브 RC 필터의 C 값은 75pF가 된다.
그리고, 보정 코드가 0000이면 CMOS 스위치(X1H)만 온되고 논리 게이트(O1-O6, A1-A6)에 의해 CMOS 스위치(X2H-X4H, X1L-X4L)가 모두 오프되어 캐패시터 C1H 값이 RC 시상수의 C 값이 된다.
예를들어, C1H=26.67pF 라면 C 값은 26.67pF가 된다.
또한, 보정 코드가 0001이라면 CMOS 스위치(X1H)가 온되고 논리 게이트(O1-O6, A1-A6)에 의해 CMOS 스위치(X4H)가 온되어 캐패시터 C1H+C4H 값이 RC 시상수의 C 값이 된다.
예를들어, C1H=26.67pF, C4H=1.67pF라면 C 값은 28.34pF가 된다.
이와같이 보정 코드의 MSB에 따라 총 8개의 캐패시터 열중 4개의 캐패시터에 대하여 스위칭을 행하여야 한다.
±10% 이내의 RC 시상수 오차를 유지하기 위해서 선택된 각 캐패시터 값으로서 각 소자값은 다음 수학식 4에 의하여 계산된다.
[수학식 4]
그러므로, 정상 상태의 캐패시터 값이 40pF라고 가정하면, (+) 변동에 대해 반응하는 캐패시터들은 각각 C1H(Cmin(+))=26.67pF, C2H=6.67pF, C3H=3.33pF, C4H=1.67pF이며, (-) 변동에 대해 반응하는 캐패시터들은 각각 C1L(Cmin(-))=40pF, C2L=20pF, C3L=10pF, C4L=5pF의 값을 가진다.
이상에서와 같이 설계된 보정 회로 및 수정된 캐패시터 열에 의하여 ±50%의 RC 시상수 변동율을 가지는 집적 시스템의 RC 시상수 및 차단 주파수는 4비트 보정 코드를 사용할 경우 보정하기 전과 비교하면 ±10% 이내의 오차를 가지게된다.
즉, 도 12에서와 같이 RC 시상수는 -9.71 ∼ +9.71% 오차 범위로 측정되고, 차단 주파수는 -9.53 ∼ +9.52% 오차 범위로 측정되었다.
도 14 내지 도 16은 0000부터 1111 까지의 보정 코드 대표 값에 대한 차단 주파수 변화를 보여주고 있다.
여기서, 도 14a, 도 15a, 도 16a는 주파수 응답 파형이고, 도 14b, 도 15b, 도 16b는 -3dB 차단 주파수의 변동 분포이다.
이때, 도 14a, 도 14b는 보정 코드에 의해 보정하기 전 파형도이고, 도 15a, 도 15b는 본 발명에 의해 발생된 보정 코드를 이중 경사 보정 기법에서 채택한 캐패시터 열에 적용한 경우의 파형도이고, 도 16a, 도 16b는 본 발명에 의해 발생된 보정 코드를 본 발명의 캐패시터 열에 적용한 경우의 파형도이다.
도 14 내지 도 16에서 보는 바와 같이 본 발명에 의한 차단 주파수 오차 범위가 가장 작음을 알 수 있다.
본 발명의 보정 회로를 5비트 이상의 보정 회로로 확장하면 더 정밀한 오차 범위를 얻을 수 있다.
이때, 5비트 이상의 보정 회로는 쉽게 확장할 수 있다.
즉, 보정 코드 비트 수를 증가시킬수록 더욱 작은 범위의 차단 주파수 오차범위를 얻을 수 있다.
한편, 본 발명에 의한 보정 회로 및 액티브 RC 필터내의 캐패시터 열은 RC 시상수가 사용되는 모든 회로에 적용 가능하며, 특히 디지탈 오디오 분야에 응용할 수 있다.
예를들면, CDP(Compact Disc Player) 단일 칩에서 ΣΔ D/A 변조기의 출력인 PDM(Pulse Density Modulation) 또는 PWM(Pulse Width Modulation) 신호를 처리하여 데이타 재구성을 수행할 때 응용할 수 있다.
이상에서와 같이 본 발명에 따른 주파수 보정 회로에 의하면, 보정 회로는 적분기와 가중치 레벨 A/D 변환기 및 디지탈 제어 회로로 구성하고, 액티브 RC 필터내의 캐패시터는 (+) 변동 및 (-) 변동에 대해 서로 다른 캐패시터들이 반응하도록 캐패시터 열을 구성하여 필터내에 설정된 RC 시상수 및 주파수 응답을 일정하게 유지하도록 할 수 있다.
또한, 낮은 전압 의존도를 갖는 수동소자들로 필터의 시상수를 결정하고, 신호가 처리되어지는 동안에 보정 코드가 고정되며, 보정 코드가 정상적인 동작을 할 때는 고정되기 때문에 집적회로에서 처리되는 신호의 변조를 유발하지 않으므로 칩상에 주회로인 액티브 펄터와 함께 집적할 수 있다.
또한, 본 발명의 보정 회로에 의하여 ±50%의 RC 시상수 변동율을 가지는 집적 시스템의 RC 시상수 및 차단 주파수는 ±10% 이내의 오차를 가지게 된다.

Claims (6)

  1. 시상수의 변화를 구하는 적분기와, 상기 적분기에서 구해진 시상수 변화에 의한 적분 출력 레벨을 보정코드가 생성되는 동안 유지시키는 샘플/홀드부와, 상기 샘플/홀드부에서 출력되는 적분 레벨을 근사화된 각각의 기준 전압 레벨과 비교하여 보정 코드를 생성하는 코드값 산출부와, 상기 코드값 산출부에서 출력되는 보정 코드에 의해 설정된 시상수를 일정하게 유지시키는 필터를 포함하여 구성됨을 특징으로 하는 주파수 보정 회로.
  2. 제 1항에 있어서, 상기 코드값 산출부는 서로 다른 간격을 갖는 적분 전압 레벨을 연속 근사화시키고 타이밍 신호에 따라 상기 샘플/홀드부에서 출력되는 적분 레벨과 비교하여 보정 코드를 발생하는 가중치 레벨 아날로그/디지탈 변환기와, 시스템 클럭에 반응하여 보정 주기를 갖는 다수의 타이밍 신호를 생성하여 상기 아날로그/디지탈 변환기에 제공하는 로직부와, 상기 아날로그/디지탈 변환기에서 발생하는 보정 코드를 일시 저장하는 래치로 구성됨을 특징으로 하는 주파수 보정회로.
  3. 제 2항에 있어서, 상기 아날로그/디지탈 변환기는 서로 다른 가중치를 갖는 다수의 저항이 직렬로 연결되어 서로 다른 간격을 갖는 적분 전압 레벨을 연속 근사화시키는 저항 열과, 상기 저항 열의 해당 저항비를 기준 전압 레벨로 하여 상기 샘플/홀드부에서 출력되는 적분 레벨과 비교하는 비교기와, 상기 비교기의 출력을 저장 및 쉬프트시켜 보정 코드를 순차적으로 출력하는 다수의 쉬프트 레지스터와, 상기 쉬프트 레지스터의 출력과 타이밍 신호를 이용하여 상기 저항 열의 해당 저항을 스위칭시켜 다음 비교될 기준전압 레벨을 결정하는 스위칭 소자로 구성됨을 특징으로 하는 주파수 보정회로.
  4. 제 2항에 있어서, 상기 아날로그/디지탈 변환기는 서로 다른 가중치를 갖는 다수의 캐패시터가 병렬로 연결되어 서로 다른 간격을 갖는 적분 전압 레벨을 연속 근사화시키는 캐패시터 열과, 상기 샘플/홀드부에서 출력되는 적분 레벨의 반대 극성값을 기준으로 하고 상기 캐패시터 열의 해당 캐패시터의 온/오프에 따라 보정 코드의 기준 전압 레벨을 결정한 후 결정된 기준 전압 레벨을 접지 전압과 비교하는 비교기와, 상기 비교기의 출력을 저장 및 쉬프트시켜 보정 코드를 순차적으로 출력하는 다수의 쉬프트 레지스터와, 상기 쉬프트 레지스터의 출력과 타이밍 신호를 이용하여 상기 캐패시터 열의 해당 캐패시터를 스위칭시켜 다음 비교될 기준전압 레벨을 결정하는 스위칭 소자로 구성됨을 특징으로 하는 주파수 보정회로.
  5. 제 4항에 있어서, 상기 캐패시터 열은 타이밍 t1에서 온되는 스위칭 소자를 통해 스위칭 소자가 연결된 모든 캐패시터의 상측을 접지에 연결시키고 캐패시터의 하측을 샘플/홀드부에서 홀드된 적분 레벨에 연결시키고, 타이밍 t2에서 상기 스위칭 소자를 오프시키고 모든 캐패시터의 하측을 접지에 연결시켜 캐패시터의 상측이 홀드된 적분 레벨의 반대 극성 값을 갖게한 후, 타이밍 t3 이후부터는 보정 코드의 해당 비트에 따라 상기 다수의 캐패시터 중 해당 캐패시터의 하측을 기준 전압에 스위칭시켜 캐패시터의 상측에 기준 전압 레벨을 설정함을 특징으로 하는 주파수 보정 회로.
  6. 제 1항에 있어서, 상기 필터는 프로그램 가능한 다수의 캐패시터로 구성되어 RC시상수 변동방향에 따라 서로 다른 캐패시터를 온/오프함에 따라 스위칭하는 것을 특징으로 하는 주파수 보정회로.
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