KR19980072345A - 주전산기 입.출력 보드의 직접 메모리 접근(dma)방식 입.출력장치 - Google Patents

주전산기 입.출력 보드의 직접 메모리 접근(dma)방식 입.출력장치 Download PDF

Info

Publication number
KR19980072345A
KR19980072345A KR1019970007103A KR19970007103A KR19980072345A KR 19980072345 A KR19980072345 A KR 19980072345A KR 1019970007103 A KR1019970007103 A KR 1019970007103A KR 19970007103 A KR19970007103 A KR 19970007103A KR 19980072345 A KR19980072345 A KR 19980072345A
Authority
KR
South Korea
Prior art keywords
data
bus
controller
main processor
input
Prior art date
Application number
KR1019970007103A
Other languages
English (en)
Inventor
노병철
Original Assignee
구자홍
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구자홍, 엘지전자 주식회사 filed Critical 구자홍
Priority to KR1019970007103A priority Critical patent/KR19980072345A/ko
Publication of KR19980072345A publication Critical patent/KR19980072345A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0024—Peripheral component interconnect [PCI]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/28—DMA
    • G06F2213/2806—Space or buffer allocation for DMA transfers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

본 발명은 대용량 메모리와 여러 다양한 외부버스 사이에서 데이타를 교환할 때 메인프로세서의 개입없이 직접 메모리 접근방식에 의한 데이타 전송을 수행하여 대량의 데이타를 빠른 속도로 전송함으로써, 입·출력 처리속도를 향상시키는 주전산기 입·출력 보드의 직접 메모리 접근방식의 입·출력장치에 관한 것으로서, 메인프로세서(30); 데이타가 저장되어 있는 데이타 버퍼 메모리(15); 시스템버스 제어장치(12); 피씨아이버스 제어장치(11); 스카시버스 제어장치(10); 브이엠이버스 제어장치(9)를 포함하여 구성되는 입·출력 보드에 있어서, 데이타 전송을 제어하는 디엠에이 제어기(16); 데이타가 임시 저장되는 버퍼/래치(13-1,13-2,13-3,13-4,14); 데이타 이동 경로를 제공하는 데이타전송선(6); 및 제어신호 경로를 제공하는 제어신호선(5)을 포함하여 구성되어, 메인프로세서의 개입없이 데이타 전송이 이루어지도록 하고, 보조버스와는 별도의 데이타전송선 및 제어신호선를 통하여 모든 데이타나 제어신호가 전송되도록 함으로서, 보조버스에서 데이타 및 제어신호의 충돌을 방지하여 대량의 데이타를 안전하게 전송하고 보드의 입·출력 처리속도를 향상시키는 효과가 있는 매우 유용한 발명이다.

Description

주전산기 입.출력 보드의 직접 메모리 접근(DMA)방식 입.출력장치
본 발명은 주전산기 입·출력 보드의 직접 메모리 접근(Direct Memory Access) 방식 입·출력장치에 관한 것으로서, 더욱 상세하게는 대용량 메모리와 여러 다양한 외부버스 사이에서 데이타를 교환할 때 메인프로세서의 개입없이 직접 메모리접근방식에 의한 데이타 전송을 수행하여 대량의 데이타를 빠른 속도로 전송함으로써 입·출력 처리속도를 향상시키는 주전산기 입·출력보드의 직접메모리 접근방식의 입·출력 장치에 관한 것이다.
도 3은 종래의 주전산기 입·출력 보드의 구성을 도시한 것으로서, 외부버스와이 데이타 교환 동작에 관여하는 구성요소로서는, 메인프로세서(30); 상기 메인프로세서가 접속되어 있는 주버스(External Bus)와 보조버스(Local Bus)사이의 데이타 이동을 수행하는 로컬 에이전트(Local Agent)(21);와 쥐티엘-티티엘(GTL-TTL:)Gunning Transceiver Logic-Transistor-Transistor Logic(변환기)(2); 데이타 입·출력장치(17); 보드 간의 통신을 위한 시스템버스를 제어하는 시스템버스 제어장치(12); 인텔(Intel)사가 개발한 버스방식 PCI(Peripheral Component Interface)버스를 제어하는 PCI 버스 제어장치(이하 피씨아이버스 제어장치라 함)(11): ANSI에서 규격화된 SCSI(Small Computers System Interface)버스를 제어하는 SCSI 버스 제어장치(이하 스카시버스 제어장치라 함)(10); 및 모토로라에서 개발된 마이크로프로세서 MC6800 계열에서 사용되는 표준버스 VME(Versa Module Euro)버스를 제어하는 VME 버스 제어장치(이하 브리엠이버스 제어장치라 함)(9); 및 데이타가 직접 저장되는 데이타 버퍼 메모리(15)가 있었다.
상기와 같이 구성된 종래의 주전산기 입·출력 보드에서는, 상기 데이타 버퍼 메모리(15)와 상기 시스템버스 제어장치(12) 사이에 데이타를 교환하고자 할때는 먼저, 상기 메인프로세서(30)가 상기 데이타 버퍼 메모리(15)의 데이타주소, 시스템버스의 수신지주소 및 제어신호를 주버스를 통해 상기 쥐티엘-티티엘 변환기(22)를 거쳐 상기 로컬 에이전트(21)로 전송하고, 다시 보조버스를 통하여 상기 시스템버스 제어장치(12)로 전송한다. 전송된 제어신호는 데이타 전송을 수행할 수 있도록 허용하는 허가신호를 포함하고, 이 허가신호는 보조버스에서의 시스템버스 제어장치(12)로의 데이타 전송을 가능하게(Enable)만든다. 제어신호 전송이 완료되면 상기 메인프로세서(30)는 상기 데이타 버퍼 메모리(15)로부터 데이타를 읽어서 주버스를 통해 상기 쥐티엘-티티엘 변환기(22)를 거쳐 상기 로컬에이전트(21)로 전송하고, 다시 보조버스를 통하여상기 시스템버스 제어장치(12)로 전송한다.
상기 메인프로세서(30)가, 상기 데이타 버퍼 메모리(15)와 상기 브이엠이버스제어장치(9)간에, 상기 데이타 버퍼 메모리(15)와 상기 스카시버스 제어장치(10)간에, 또는 상기 데이타 버퍼 메모리(15)와 상기 피씨아이버스 제어장치(11)간에 데이타를 교환할 때도 상기에서 설명한 바와 같은 방법으로 데이타 전송이 이루어진다.
그러나, 상기와 같이 구성되어 작용하는 종래의 주전산기 입·출력 보드의 경우에는, 상기 데이타 버퍼 메모리(15)와 상기 시스템버스 제어장치(12), 상기 데이타 버퍼 메모리(15)와 여러 외부버스 제어장치(9,10,11,12) 사이에 데이타 교환이 요구될 때에도 상기 메인프로세서(30)가 개입되어 주버스를 통하게 됨으로써 불필요하게 전송과정을 감속시키게 되며, 또한 상기 메인프로세서(30)가 주버스를 통하여 보조버스 사이에서 이루어지는 데이타 교환에 관여함으로서 주버스를 통한 다른 명령의 수행이 중지되어 주버스의 효율이 저하될 뿐만 아니라 상기 데이타 입·출력장치(17)나 여러 외부버스 제어장치(9,10,11,12)간에 대량의 데이타 교환이 이루어지는 경우에는 상기 메인프로세서(30)의 각 주소지정 방식에 의한 교환 속도가 지나치게 느리다는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 창작된 것으로서, 여러 외부버스와의 데이타 교환을 메인프로세서의 개입없이 수행하여 데이타 교환 속도를 향상시키는 주전산기 입·출력 보드의 직접 메모리 접근방식 입·출력장치를 제공하는데 그 목적이 있는 것이며;
본 발명의 다른 목적은, 데이타 교환의 효율성과 보드 내의 버스 사용이 효율성을 높이기 위한 직접 메모리 접근방식 입·출력장치를 제공하는 것이다.
도 1은 본 발명에 따른 직접 메모리 접근방식 입·출력장치의 일 실시예가 적용된 주전산기 입·출력 보드의 구성을 도시한 것이고,
도 2는 본 발명에 따르 직접 메모리 접근방식 입·출력장치의 다른 실시예가 적용된 주전산기 입·출력 보드의 구성을 도시한 것이고,
도 3은 종래의 주전산기 입·출력 보드의 구성을 도시한 구성도이다.
*도면의 주요 부분에 대한 부호의 설명*
A:본 발명에 따른 직접 메모리 접근방식 입·출력장치의 일 실시예
B:본 발명에 따른 직접 메모리 접근방식 입·출력장치의 다른 실시예
5:제어신호선 6:데이타전송선
7:피씨아이-브이엠이(PCI-VME:Peripheral Component Interface-Versa Module Euro) 버스 제어장치
8:피씨아이-스카시(PCI-SCSI:Peripheral Component Interface-Small Computers System Interface)버스 제어장치
9:브이엠이버스 제어장치 10:스카시버스 제어장치
11:피씨아이버스 제어장치 12:시스템버스 제어장치.
13-1,13-2,13-3,14-4,14:버퍼/래치(Buffer/Latch)
15:데이타 버퍼 메모리(DBM:Data Buffer Memory)
16:디엠에이(DMA:Direct Memory Access)제어기
17:데이타 입·출력장치(Super I/O) 18:인터럽트 제어장치
19:비휘발성 메모리(NVRAM:Non Volatile Random Access Memory)
20:롬(ROM:Read Only Memory) 21:로컬 에이전트(Local Agent)
22:쥐티엘-티티엘(GTL-TTL:Gunning Transceiver Logic-Transistor Transistor Logic) 변환기
23:오엠씨 디씨(OMC DC;Orion Memory Controller DRAM Control)
24;오엠씨 디피(OMC DP:Orion Memory Controller Data Path)
25:엠아이씨(MIC:Memory Interface Component)
26:동적 메모리(DRAM:Dynamic Random Access Memory)
27:쥐티엘 종단기(GTL Terminator) 28:클럭(Clock)
29:정전압 모듈 30:메인프로세서(Main Processor)
상기의 목적을 달성하기 위한 본 발명에 따른 주전산기 입·출력 보드의 직접 메모리 접근방식의 입·출력장치는, 메인프로세서;상기 메인프로세서가 접속되는 주버스; 상기 주버스와 부리된 보조버스; 데이타 저장을 위한 기억수단과 하나이상의 외부버스 제어수단을 포함하여 구성되는 주전산기 입·출력 보드에 있어서, 상기 기억수단과 데이타 전송이 이루어지는 제1데이타 임시 저장수단; 상기 외부버스 제어수단과 데이타 교환이 이루어지는 제2데이타 임시 저장수단; 및 상기 데이타 전송을 제어하고 상기 제1데이타 입시 저장수단과 상기 제1데이타 입시 저장수단간의 데이타 교환을 수행하는 데이타흐름 제어수단을 더 포함하여 구성되는 것에 특징이 있으며;
본 발명에 따른 주전산기 입·출력 보드의 직접 메모리 접근방식의 입·출력 장치는, 상기 데이타흐름 제어수단이 별도의 데이타전송선과 제어신호선을 이용하여 데이타 교환을 수행하는 것에 따른 특징이 있는 것이다.
상기와 같이 구성되고 이루어지는 본 발명에 따른 주전산기 입·출력 보드의 직접 메모리 접근방식 입·출력장치에서는, 상기 기억수단과 상기 외부버스 제어수단 사이에서 데이타의 교환이 필요할 때, 상기 메인프로세서는 상기 데이타 교환에 필요한 값들을 상기 데이타흐름 제어수단으로 전송한다. 상기 데이타흐름 제어수단은, 상기 기억수단이 접속되어 있는 상기 보조버스의 사용권을 중재하고, 사용권을 획득하면 상기 기억수단은 이에 따라 데이타 교환에 필요한 값들을 상기 외부버스 제어수단으로 전송한다. 상기 데이타 교환에 필요한 값들을 수신받은 상기 외부버스 제어수단은 외부버스의 사용 상태를 확인하여 외부버스를 점유하고 상기 제어신호선을 통해 데이타 이동이 가능함을 상기 데이타 흐름제어수단에 알린다. 상기 데이타 흐름제어수단은 상기 메인프로세서로부터 지정받은 전송 데이타 수만큼의 데이타를 상기 기억수단에서 읽어 상기 제1데이타 임시저장수단 및 제2데이타 임시 저장수단으로 차례로 이동시키는 한편 상기 기억 수단 내의 다음 데이타를 판독하여 상기 제1데이타 임시 저장수단에 기록한다. 한편, 상기 외부버스 제어수단은 상기 제2데이타 임시 저장수단에서 데이타를 하나씩 읽어오게 되고, 지정된 수만큼의 데이타 전송이 끝나면 상기 데이타 흐름 제어수단은 상기 메인프로세서에 데이타 전송 완료를 알리게 된다.
상기 외부버스 제어수단으로부터 상기 기억수단에 데이타 이동이 이루어지는 경우에는, 상기 외부버스 제어수단이 자체버스인 외부버스를 먼저 점유한 후 상기 데이타 흐름 제어수단에 상기 기억수단의 점유를 요구하는 순서와 상기 기억수단의 점유후의 데이타 이동의 방향 만이 상기 과정과 상이 할 뿐 그 동작은 동일하게 이루어진다.
이하, 본 발명에 따른 주전산기 입·출력 보드의 직접 메모리 접근방식 입.출력장치의 바람직한 실시예가 적용된 주전산기 입·출력 보드의 구성 및 동작에 대해, 첨부된 도면에 의거하여 상세히 설명한다.
도 1은 본 발명에 따른 직접 메모리 접근방식의 입·출력 보드의 바람직한 실시예가 적용된 주전산기 입·출력 보드를 도시한 구성도로서, 데이타 교환를 위한 주요 구성요소로서는 메인프로세서(30); 상기 메인프로세서(30)가 접속되어 있는 주버스와 보조버스 사이의 데이타 이동을 수행하는 쥐티엘-티티엘 변환기(22);와 로컬 에이전트(21); 인터럽트(Interrupt) 제어장치(18); 제이타 입·출력장치(17); 데이타가 저장되어 있는 데이타 버퍼 메모리(15); 상기 데이타 버퍼 메모리(15)와 여러 외부버스 제어장치(브이엠이버스 제어장치)(9), 스카시버스 제어장치(10), 피씨아이버스 제어장치(11)간의 데이타 전송을 제어하는 디엠에이 제어기(16); 데이타 전송시 데이타가 임시 저장되는 버퍼/래치(13-1,13-2,13-3,13-4,14); 보드간의 데이타 교환을 수행하는 시스템버스 제어장치(12) ;데이타 이동 경로를 제공하는 데이타전송선(6); 및 제어신호 경로를 제공하는 제어신호(5);이 포함도어 도시되어 있다.
상기와 같이 구성된 본 발명에 따른 주전산기 입·출력 보드의 직접 메모리 접근방식 입·출력장치에서는, 상기 데이타 버퍼 메모리(15)로부터 상기 피씨아이버스 제어장치(11)에 데이타 이동이 이루어지는 경우에 상기 메인프로세서(30)는 상기 데이타 버퍼 메모리(15)에 대한 사용 요청신호, 상기 데이타 버퍼 메모리(15)의 해당 주소, 상기 피씨아이버스 제어장치(11)가 특정되는 목적지 주소 및 전송할 데이타 수를 상기 쥐티엘-티티엘 변환기(22)와 상기 로컬 에이전트(21)를 통해 상기 디엠에이 제어기(16)로 전송한다. 상기 데이타 버퍼 메모리(15)의 사용요청신호를 수신한 상기 디엠에이 제어기(16)는, 다른 외부버스 제어장치(9,10) 및 상기 시스템버스 제어장치(12)에서도 상기 데이타 버퍼 메모리(15)에 대한 사용을 요청했는지 확인해서 상기 데이타 버퍼 메모리(15)에 대한 사용권을 중재하게 되는데, 상기 데이타 버퍼 메모리(15)에 대해 이전에 요청된 신호가 없으면 상기 데이타 버퍼 메모리(15)에 대한 사용권을 획득하게 된다. 상기 데이타 버퍼 메모리(15)에 대한 사용권을 획득한 상기 디엠에이 제어기(16)는, 피씨아이버스 사용 요청신호, 목적지주소 및 전송 데이타 수를 상기 제어신호선(5)를 통해 상기 피씨아이버스 제어장치(11)에 전송한다. 피씨아이버스 사용 요청을 수신받은 상기 피씨아이버스 제어장치(11)는 피씨아이버스의 사용상태를 확인하여 현재 점유하고 있는 장치가 없으면 피씨아이버스를 점유하고 상기 제어신호선(5)을 통해 데이타 이동이 가능함을 상기 디엠에이 제어기(16)에 알린다. 데이타 이동 가능 신호를 수신한 상기 디엠에이 제어기(16)는 상기 제어신호선(5)를 통해 해당 버퍼/래치(14,13-2)를 인에이블시켜 상기 버퍼/래치(14,13-2)로 데이타 전송이 가능하도록 만든다. 상기 인에이블 신호 출력 후에 상기 디엠에이 제어기(16)는 상기 메인프로세서(30)로부터 전송받은 전송한 데이타 수만큼의 데이타를 상기 제어신호선(5) 내의 클럭신호에 동기하여 상기 데이타 버퍼 메모리(15) 내의 데이타를 읽어 상기 버퍼/래치(14)에 기록하고, 다음 클럭에서는 상기 버퍼/래치(14) 내의 데이타를 다른 상기 버퍼/래치(13-2)에 상기 데이타전송선(6)을 통해 이동시키는 한편 상기 데이타 버퍼 메모리(15) 내의 다음 데이타를 판독하여 상기 버퍼/래치(14)에 기록한다. 이때, 상기 피씨아이버스 제어장치(11)는 상기 제어신호선(5) 내의 클럭신호에 따라 상기 버퍼/래치(13-2)에 서 데이타를 하나씩 읽어온다. 데이타 전송이 끝나면 상기 디엠에이 제어기(16)는 상기 인터럽트 제어장치(18)에 인터럽트를 요청하여 상기 메인프로세서(30)에 데이타의 전송이 완료되었음을 알리게 된다.
상기 피씨아이버스 제어장치(11)로부터 상기 데이타 버퍼 메모리(15)에 데이타 이동이 이루어지는 경우에는 상기 피씨아이버스 제어장치(11)가 자체버스인 피씨아이버스를 먼저 점유한 후 상기 디엠에이 제어기(16)에 상기 데이타 버퍼 메모리(15)의 점유를 요구하는 순서와, 상기 데이타 버퍼 메모리(15)의 점유 후의 데이타 이동의 방향 만이 상이할 뿐 그 동작은 동일하게 이루어진다.
상기 메인프로세서(30)가 데이타 버퍼 메모리(15)에 접근(억세스)하는 경우에는, 상기 메인프로세서(30)는 상기 데이타 버퍼 메모리(15)에 대한 사용 요청신호를 상기 쥐티엘-티티엘 변환기(22)와 상기 로컬 에이전트(21)를 통해 상기 디엠에이 제어기(16)로 전송한다. 상기 데이타 버퍼 메모리(15)의 사용 요청신호를 수신한 상기 디엠에이 제어기(16)는 상기에서 설명한 바와 같은 사용 요청 중재 과정을 거쳐 데이타 버퍼 메모리(15)에 대한 사용권을 획득하게 되고, 상기 데이타 버퍼 메모리(15)에 대한 사용권을 획득한 상기 메인프로세서(30)는 상기 데이타 버퍼 메모리(15)에 대한 사용을 완료한 후에 상기 데이타 버퍼 메모리(15)에 대한 사용 요청신호를 거두어 들인다.
또한, 상기 데이타 버퍼 메모리(15)로부터 상기 시스템버스 제어장치(12)에 데이타 이동이 이루어지는 경우에는, 상기 메인프로세서(30)는 상기 데이타 버퍼 메모리(15)에 대한 사용 요청신호, 상기 데이타 버퍼 메모리(15)상의 주소, 상기 시스템버스 제어장치(12)의 주소 및 전송 데이타 수를 상기 쥐티엘-티티엘 변환기(22)와 상기 로컬 에이전트(21)를 통해 상기 디엠에이 제어기(16)로 전송한다. 상기 데이타 버퍼 메모리(15)의 사용 요청신호를 수신한 상기 디엠에이 제어기(16)는, 전술한 중재 과정과 동일한 과정을 거쳐 상기 데이타 버퍼 메모리(15)에 대한 사용권을 획득하게 되고, 상기 디엠에이 제어기(16)는 이에 따라 보드 간의 데이타 교환을 위한 시스템버스의 사용을 요청하는 신호, 목적지주소 및 전송할 데이타 수를 상기 제어신호선(5)을 통해 상기 시스템버스 제어장치(12)에 전송한다. 상기 시스템버스 사용요청을 수신받은 상기 시스템버스 제어장치(11)는 시스템버스의 사용 상태를 확인하여 현재 점유하고 있는 장치가 없으면 시스템버스를 점유하고 상기 제어신호선(5)를 통헤 데이타 이동이 가능함을 상기 디엠에이 제어기(16)에 알린다. 데이타 이동 가능 신호를 수신한 상기 디엠에이 제어기(16)는 상기 제어신호선(5)을 통해 상기 데이타 전송 과정에 관여할 해당 버퍼/래치(14,13-1)를 인에이블시켜 상기 버퍼/래치(14,13-1)로 데이타 전송이 가능하도록 만든다. 상기 인에이블 신호 출력 후에 상기 디엠에이 제어기(16)는 상기 메인프로세서(30)로부터 전송받은 전송 데이타 수만큼의 데이타를, 전술한 피씨아이버스와의 데이타 교환시와 마찬가지로 클럭에 동기하여 상기 데이타 버퍼 메모리(15)에서 상기 버퍼/래치(14,13-1)로 하나씩 이동시키게 되고, 상기 시스템버스 제어장치(12)는 상기 제어신호선(5)의 클럭신호선(5)의 클럭신호에 따라 상기 버퍼/래치(13-1)에서 데이타를 하나씩 읽어 온다. 데이타 전송이 끝나면 상기 디엠에이 제어기(16)는 상기 인터럽트 제어장치(18)에 인터럽트를 요청하여 상기 메인프로세서(30)에 데이타 전송 완료를 알리게 된다.
상기 시스템버스 제어장치(12)로부터 상기 데이타 버퍼 메모리(15)에 데이타 이동이 이루어지는 경우에는, 상기 시스템버스 제어장치(12)가 자체버스인 시스템버스를 먼저 점유한 후 상기 디엠에이 제어기(16)에 상기 데이타 버퍼 메모리(15)의 점유를 요구하는 순서와 상기 데이타 버퍼 메모리(15)의 점유 후의 데이타 이동이 방향 만이 상이할 뿐 그 동작은 동일하게 이루어진다.
상기 데이타 버퍼 메모리(15)와 다른 외부버스 제어장치(9,10) 사이에서는 데이타 이동도 상기에서 설명함 바와 같은 방법으로 데이타 이동이 이루어진다.
도 2는 본 발명에 따른 직접 메모리 접근방식 입·출력장치의 다른 실시예가 적용된 주전산기 입·출력 보드의 구성도로서, 도 1에 스카시버스 제어장치(10)와 브이엠이버스 제어장치(9) 대신 피씨아이버스 제어장치(11)와 피씨아이버스로 연결되는 피씨아이-브이엠버스 제어장치(7); 피씨아이-스카시버스 제어장치(8)를 포함하여 구성되고, 이에 따라 스카시버스 제어장치(10)와 브이엠이버스 제어장치(9)에 각각 연결된 버퍼/래치(13-3,13-4)에 제거된 구성이다.
상기와 같이 구성되는 주전산기 입·출력 보드의 직접 메모리 접근방식 입·출력장치에서는, 데이타 버퍼 메모리(15)로부터 상기 피씨아이-브이엠이버스 제어장치(7)에 데이타 이동이 이루어지는 경우에는, 데이타가 상기 피씨아이버스 제어장치(11)를 통해 이동되기 때문에 디엠에이 제어기(16)는 상기 피씨아이버스 제어장치(11)에 브이엠이버스 제어장치(11)는 피씨아이버스의 사용 상태를 확인하여 현재 피씨아이버스를 점유하고 있는 장치가 없으면 피씨아이버스를 점유한 후, 브이엠이버스 사용 요청신호를 상기 피씨아이-브이엠이버스 제어장치(7)에 전송하게 된다. 브이엠이버스 사용 요청신호를 수신받은 상기 피씨아이-브이엠이버스 제어장치(7)는 브이엠이버스의 사용 상태를 확인한 뒤, 브이엠이버스를 점유하고 상기 피씨아이버스를 통해 데이타 이동이 가능함을 상기 피씨아이버스 제어장치(11)에 알리게 되고, 상기 피씨아이버스 제어장치(11)는 데이타 이동 가증함을 제어신호선(5)을 통해 상기 디엠에이 제어기(16)에 다시 알리게 된다. 데이타 이동 가능 신호를 수신한 상기 디엠에이 제어기(16)는 상기 도 1의 실시예에서 설명한 바와 같은 방법으로 데이타 이동이 이루어지게 되는데, 피씨아이버스 제어장치(11)와 상기 피시아이-브이엠이버스 제어장치(7) 간의 데이타 이동은 피씨아이버스를 통해 이루어지게 된다.
상기 데이타 버퍼 메모리(15)로부터 피시아이-스카시버스 제어장치(8)에 데이타 이동이 이루어지는 경우에는, 상기에서 설명한 바와 같은 방법으로 데이타 이동이 이루어진다.
상기와 같이 이루어진 본 발명에 따른 주전산기 입·출력 보드의 직접 메모리 접근방식 입·출력장치는, 메인프로세서의 개입없이 데이타 전송이 이루어져 데이타 입·출력 속도를 향상시키고, 보조버스와는 별도의 데이타전송선 및 제어신호선을 통하여 모든 데이타나 제어신호가 전송되기 때문에 보조버스에서 데이타 및 제어신호의 충돌을 방지하여 대량의 데이타를 안전하게 전송하고, 보드 내의 버스를 효율적으로 사용할 수 있는 매우 유용한 발명이다.

Claims (3)

  1. 메인프로세서; 상기 메인프로세서가 접속되는 주버스; 상기 주버스와 분리된 보조버스; 데이타 저장을 위한 기억수단;과 하나 이상의 외부버스 제어수단;를 포함하여구성되는 주전산기 입·출력 보드에 있어서;
    상기 보조버스에 접속되고, 상기 기억수단과 데이타 전송이 이루어지는 제1데이타 임시 저장수단;
    상기 보조버스에 접속되고, 상기 외부버스 제어수단과 데이타 교환이 이루어지는 제2데이타 임시 저장수단; 및
    상기 데이타 전송을 제어하고 상기 제1데이타 임시 저장수단과 상기 제2데이타 임시 저장수단간의 데이타 교환을 수행하는 데이타흐름 제어수단;을 더 포함하여 구성되는 직접 메모리 접근 방식의 입·출력장치.
  2. 제1항에 있어서,
    상기 제1 및 제2데이타 임시 저장수단간의 데이타 교환 경로를 제공하는 상기 보조버스와 분리된 데이타전송선; 및
    상기 제1 및 제2데이타 임시 저장수단간의 데이타 교환을 수행하기 위한 제어신호 경로를 제공하는 상기 보조버스와 분리된 제어신호선;을 더 포함하여 구성되되;
    상기 데이타흐름 제어수단은 상기 데이타선송선과 상기 제어신호선을 이용하여 데이타 교환을 수행하는 것을 특징으로하는 직접 메모리 접근방식의 입·출력장치.
  3. 제1항 또는 제2항에 있어서,
    상기 메인프로세서는 64비트 이상의 데이타전송선을 가지는 것을 특징으로하는 직접 메모리 접근방식의 입·출력장치.
KR1019970007103A 1997-03-04 1997-03-04 주전산기 입.출력 보드의 직접 메모리 접근(dma)방식 입.출력장치 KR19980072345A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970007103A KR19980072345A (ko) 1997-03-04 1997-03-04 주전산기 입.출력 보드의 직접 메모리 접근(dma)방식 입.출력장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970007103A KR19980072345A (ko) 1997-03-04 1997-03-04 주전산기 입.출력 보드의 직접 메모리 접근(dma)방식 입.출력장치

Publications (1)

Publication Number Publication Date
KR19980072345A true KR19980072345A (ko) 1998-11-05

Family

ID=65986923

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970007103A KR19980072345A (ko) 1997-03-04 1997-03-04 주전산기 입.출력 보드의 직접 메모리 접근(dma)방식 입.출력장치

Country Status (1)

Country Link
KR (1) KR19980072345A (ko)

Similar Documents

Publication Publication Date Title
KR970000842B1 (ko) 정보 처리 시스템 및 컴퓨터 시스템
US6014729A (en) Shared memory arbitration apparatus and method
US5119480A (en) Bus master interface circuit with transparent preemption of a data transfer operation
EP0801352B1 (en) Data processing system
US7058744B2 (en) Cluster system, computer and program
GB2228349A (en) Data transfer bus with virtual memory
US7581049B2 (en) Bus controller
KR100630071B1 (ko) 다중 프로세서 환경에서의 ｄｍａ를 이용한 고속 데이터전송 방법 및 그 장치
KR20040010869A (ko) 네트워크 제어기의 송신부 버퍼 및 수신부 버퍼를제어하는 방법 및 네트워크 제어기
US6141736A (en) Arrangement with master and slave units
US7062588B2 (en) Data processing device accessing a memory in response to a request made by an external bus master
US7203781B2 (en) Bus architecture with primary bus and secondary or slave bus wherein transfer via DMA is in single transfer phase engagement of primary bus
JP2004133942A (ja) データバスシステム及びバス間クロスアクセス方法
US5761451A (en) Configuration with several active and passive bus users
KR980013132A (ko) 고 처리 능력의 주변 구성 요소 상호 접속 버스를 가진 데이터 처리 및 통신 시스템
KR100475438B1 (ko) 데이터 버스 시스템 및 버스간 크로스 액세스 방법
KR19980072345A (ko) 주전산기 입.출력 보드의 직접 메모리 접근(dma)방식 입.출력장치
JP2727514B2 (ja) 転送先ｉｄ指定回路
JP2632049B2 (ja) マルチプロセッサシステム
US6505276B1 (en) Processing-function-provided packet-type memory system and method for controlling the same
JPH0351943A (ja) 高速バスと低速バスのバスライン共用化方式
KR100606698B1 (ko) 인터페이스 장치
KR20080044456A (ko) 버스인터페이스장치
JP2587100B2 (ja) データ転送制御方法
EP1459191B1 (en) Communication bus system

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application