KR19980070574A - Exposure method and exposure device - Google Patents

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Abstract

본발명은 규정된 패턴을 반도체기판 상으로 형성하기 위한 노광방법으로, 반도체기판의 크기를 측정하는 단계; 반도체기판의 설계 크기 및 측정된 크기 사이의 오차를 판정하는 단계; 설계 크기를 교정하기 위하여 반도체기판을 가열하거나 냉각시키는 단계; 및 반도체기판 상의 규정된 패턴을 노출시키는 단계를 구비한다. 더욱이, 본발명은 규정된 패턴을 반도체기판 상으로 형성하기 위한 노광장치로, 노광을 반도체기판 상으로 향하게 하는 광원; 반도체기판 상에 형성된 정렬마크를 검출하기 위한 검출기; 및 정렬마크가 검출된 경우에 반도체기판에 대한 위치 정보를 검출하기 위한 기판위치센서를 구비한다. 또한 노광장치에는 기판위치센서로부터의 출력신호로부터 반도체기판의 크기를 측정하고 반도체기판의 설계 크기 및 측정된 크기 사이의 오차를 검출하기 위한 신호처리부가 제공된다. 더욱이, 노광장치에는 이러한 신호처리부로부터의 출력에 근거하여 반도체기판을 가열하거나 냉각시키기 위한 온도조절 메카니즘이 더 제공된다.The present invention is an exposure method for forming a prescribed pattern on a semiconductor substrate, comprising the steps of measuring the size of the semiconductor substrate; Determining an error between the design size of the semiconductor substrate and the measured size; Heating or cooling the semiconductor substrate to correct the design size; And exposing a prescribed pattern on the semiconductor substrate. Moreover, the present invention is an exposure apparatus for forming a prescribed pattern on a semiconductor substrate, comprising: a light source for directing exposure onto a semiconductor substrate; A detector for detecting an alignment mark formed on the semiconductor substrate; And a substrate position sensor for detecting position information on the semiconductor substrate when the alignment mark is detected. The exposure apparatus is also provided with a signal processor for measuring the size of the semiconductor substrate from the output signal from the substrate position sensor and for detecting an error between the design size of the semiconductor substrate and the measured size. Moreover, the exposure apparatus is further provided with a temperature control mechanism for heating or cooling the semiconductor substrate based on the output from such a signal processing section.

Description

노광방법 및 노광장치Exposure method and exposure device

본발명은 노광방법 및 노광장치에 관한 것으로, 특히 마스크 상에 형성된 회로패턴이 반도체기판 상으로 위치하고 상기 회로패턴이 전사되는 노광장치 및 노광방법에 관한 것이다.The present invention relates to an exposure method and an exposure apparatus, and more particularly, to an exposure apparatus and an exposure method in which a circuit pattern formed on a mask is placed on a semiconductor substrate and the circuit pattern is transferred.

최근에는, 반도체 집적회로에 있어서의 고집적도에 대한 요구가 증가해오고 있다. 따라서, 반도체 집적회로 상으로 형성되는 패턴 치수의 소형화가 추진되는 경향이 있어왔다. 패턴 치수의 소형화가 진행됨에 따라, 반도체기판 상에 마스크패턴을 겹치는 경우에 필요한 레지스트레이션 정확도가 극히 정밀해진다.In recent years, the demand for high integration in semiconductor integrated circuits has increased. Therefore, there has been a tendency for miniaturization of pattern dimensions formed on semiconductor integrated circuits. As the size of the pattern is miniaturized, the registration accuracy required in the case of overlapping the mask pattern on the semiconductor substrate becomes extremely precise.

반도체 집적회로의 제조에 있어서, 필요한 레지스트레이션 정확도는 대략 형성될 패턴의 최소 치수의 1/4 - 1/3 로 생각된다. 이하에서, 전형적인 반도체 집적회로인 DRAM (dynamic random access memory) 의 일례가 이러한 레지스트레이션 정확도를 설명하기 위해 이용된다.In the manufacture of semiconductor integrated circuits, the required registration accuracy is considered to be approximately 1/4-1/3 of the minimum dimension of the pattern to be formed. In the following, an example of a dynamic random access memory (DRAM) which is a typical semiconductor integrated circuit is used to describe this registration accuracy.

예를 들어, 64 MB (megabyte) 용량을 갖는 DRAM 에서, 반도체기판 상으로 형성되는 패턴에 있어서의 최소 치수는 약 0.35 ㎛ 이다. 그러므로, 이 경우에 필요한 레지스트레이션 정확도는 대략 0.10 ㎛ 이다. 256 MB DRAM 에서는 반도체기판 상으로 형성되는 패턴의 최소 치수는 약 0.25 ㎛ 이고, 그러므로 필요한 레지스트레이션 정확도는 대략 0.07 ㎛ 이다. 더욱이, 1 GB (gigabyte) 용량을 갖는 DRAM 에 있어서, 반도체기판 상으로 형성되는 패턴의 최소 치수는 약 0.18 ㎛ 이고, 따라서 필요한 레지스트레이션 정확도는 대략 0.05 ㎛ 로 극히 정밀하다.For example, in a DRAM having a 64 MB (megabyte) capacity, the minimum dimension in the pattern formed on the semiconductor substrate is about 0.35 mu m. Therefore, the registration accuracy required in this case is approximately 0.10 mu m. In 256 MB DRAM, the minimum dimension of the pattern formed on the semiconductor substrate is about 0.25 mu m, and therefore the required registration accuracy is about 0.07 mu m. Furthermore, for DRAMs having a 1 GB (gigabyte) capacity, the minimum dimension of the pattern formed on the semiconductor substrate is about 0.18 mu m, and thus the required registration accuracy is extremely precise, approximately 0.05 mu m.

여기에서, 예를 들어 반도체기판 본래의 변형이나 노광장치 본래의 기계적 정확성과 같이 레지스트레이션 정확도에 영향을 미치는 많은 요인이 있다. 더욱이, 레지스트레이션 정확도를 분류하는 여러가지 방법이 있다. 이러한 방법은 칩 간의 레지스트레이션 및 칩 내의 레지스트레이션을 구별하는 방법을 포함한다.Here, there are many factors that affect the registration accuracy, for example, the inherent deformation of the semiconductor substrate and the mechanical accuracy of the exposure apparatus. Moreover, there are several ways to classify registration accuracy. Such methods include a method of distinguishing between chip registrations and chip registrations.

도 4 는 칩 간의 레지스트레이션의 상태를 설명하기 위하여 반도체기판을 도시하는 개략적인 평면도이다. 도 4 에 도시된 바와 같이, 칩 간의 레지스트레이션용 정렬마크 (A) 가 미리 각각의 칩에 형성된다. 그래서, 이러한 정렬마크 (A) 를 기준으로 이용하여 반도체기판 (35) 상에 마스크패턴을 정확히 겹치게하는 것이 목표이다. 그러므로, 한 칩에만 집중함으로써, 칩 상의 복수의 정렬마크 모두에 대하여 마스크패턴이 정확하게 겹치는지 여부에 관한 문제가 발생한다. 도 4 에서, 점선은 이전의 노광공정에서 노출된 영역을 나타내고, 실선은 다음 노광공정에서 노출될 영역을 나타낸다. 도 4 에서, 상기 둘 사이에는 큰 차이가 있지만, 이러한 차이는 도면에서는 과장되어 있고, 실제적인 차이는 작다.4 is a schematic plan view showing a semiconductor substrate for explaining the state of registration between chips. As shown in Fig. 4, an alignment mark A for registration between chips is formed in advance on each chip. Therefore, the aim is to accurately overlap the mask pattern on the semiconductor substrate 35 by using the alignment mark A as a reference. Therefore, by concentrating on only one chip, a problem arises as to whether or not the mask pattern overlaps exactly with all the plurality of alignment marks on the chip. In FIG. 4, the dotted line represents the area exposed in the previous exposure process, and the solid line represents the area to be exposed in the next exposure process. In Fig. 4, there is a large difference between the two, but this difference is exaggerated in the drawing, and the actual difference is small.

반면에, 도 5 (a) 및 도 5 (b) 는 칩 내의 레지스트레이션을 설명하기 위한 칩의 개략적인 평면도를 보인다. 칩 내의 레지스트레이션에 있어서, 칩 내에서의 복수의 정렬마크 (A - I) 나 수개의 지점에 대하여 마스크패턴을 정확하게 겹치게 하는 것이 목표이다. 도 5 (a) 에서, 마스크패턴은 정렬마크 (A) 상에 정확하게 놓인다. 그러나, 다른 정렬마크 (B - H) 상으로는 정확히 놓이지 않는다. 도시된 특별한 경우에서, 반도체기판 (35) 은 설계 치수보다 다소 작다. 더욱이, 도 5 (b) 에서, 정렬마크 (A) 상에 마스크패턴이 정확히 놓이지만, 다른 정렬마크 (B - H) 는 정렬마크 (A) 에 대하여 회전하는 방향으로 다소 이동되어 있다.On the other hand, Figs. 5 (a) and 5 (b) show schematic plan views of the chip for explaining the registration in the chip. In the registration in the chip, the goal is to accurately overlap the mask pattern with respect to the plurality of alignment marks (A-I) or several points in the chip. In Fig. 5 (a), the mask pattern lies exactly on the alignment mark (A). However, it is not exactly placed on the other alignment mark (B-H). In the particular case shown, the semiconductor substrate 35 is somewhat smaller than the design dimensions. Furthermore, in Fig. 5B, the mask pattern is exactly placed on the alignment mark A, but the other alignment marks B-H are somewhat moved in the direction of rotation with respect to the alignment mark A.

칩 간의 레지스트레이션 정확도는 노광장치의 정렬센서의 정확성 및 스테이지 정확도 등에 의해 주로 영향을 받는다. 반면에, 칩 내의 레지스트레이션 정확도는 주로 노광장치에 사용되는 렌즈의 왜곡 (휨, 뒤틀림, 배율에 있어서의 불안정) 및 레티클 (reticle) 회전 등에 의하여 영향을 받는다.The accuracy of registration between chips is mainly influenced by the accuracy and stage accuracy of the alignment sensor of the exposure apparatus. On the other hand, the registration accuracy in the chip is mainly influenced by the distortion (warping, distortion, instability in magnification) and reticle rotation of the lens used in the exposure apparatus.

칩 간의 레지스트레이션 정확도 및 칩 내의 레지스트레이션 정확도를 향상시키기 위한 방법은 지금까지 절박한 연구의 주제가 되어왔다. 특히, 256 MB DRAM 과 같은 고집적 메모리를 제조하는 경우 칩 내의 레지스트레이션 정확도를 높이는 매우 중요한 문제에 초점이 맞추어졌다. 이하에서 기재되는 바와 같이 이것에는 두가지 중요한 이유가 있다.Methods for improving inter-chip registration accuracy and in-chip registration accuracy have been the subject of urgent research. In particular, the manufacture of highly integrated memory, such as 256 MB DRAM, has focused on a very important issue that increases registration accuracy within the chip. As described below, there are two important reasons for this.

첫번째 이유는 실리콘질화막, 실리콘산화막 및 다결정 필름 등이 반도체기판 상에 형성될 때 반도체기판의 변형을 일으키며 따라서 레지스트레이션 오차 (참조문헌 : Akira IMAI 등, SPIE 2726 권, 104 -112 쪽) 를 초래한다는 것을 알기 때문이다. 두번째 이유는 반도체기판이 소정의 비율로 확장하거나 수축하면 칩 크기가 커짐에 따라 칩 내의 레지스트레이션에 있어서의 오차의 정도가 또한 증가하기 때문이다.The first reason is that silicon nitride film, silicon oxide film, and polycrystalline film cause deformation of semiconductor substrate when it is formed on semiconductor substrate and thus cause registration error (Ref .: Akira IMAI et al., SPIE 2726, pp. 104-112). Because I know. The second reason is that as the chip size increases as the semiconductor substrate expands or contracts at a predetermined rate, the degree of error in registration in the chip also increases.

도 6 은 칩 내의 레지스트레이션 오차를 설명하기 위한 단일 칩의 평면도이다. 외곽에 사각형 형태를 갖는 검정 사각형을 레지스터 (register) 함으로써 칩 상에 노출 패턴이 겹쳐진다. 도 7 은 반도체기판 상에 형성된 필름 두께와 필름 타입 및 반도체기판의 변형 양 사이의 관계를 도시하는 테이블이다. 도 6 에 도시된 바와 같이, 반도체기판의 변형에 의해 야기된 칩 내의 레지스트레이션에 있어서의 이러한 오차의 예는 보다 긴 방향이 22 mm 의 길이를 갖는 반도체기판에 기초한다. 두개의 레지스트레이션 오차측정마크를 칩의 보다 긴 방향으로 위치시키고, 다른 재질로 된 필름을 형성시킴으로써 반도체기판에 생긴 변형의 정도를 조사하였다. 도 7 의 테이블에 도시된 바와 같이, 대응하는 결과로부터 약 0.1 - 0.2 ㎛ 의 최대 레지스트레이션 오차가 칩 내에 생긴 것을 알 수 있는데, 이 오차는 어떤 교정도 취해지지 않는다면 256 MB DRAM 메모리나 등가의 장치를 제조하는데 부적합하다.6 is a plan view of a single chip for explaining the registration error in the chip. By registering a black rectangle having a rectangular shape on the outside, the exposure pattern is superimposed on the chip. 7 is a table showing the relationship between the film thickness and the film type and the amount of deformation of the semiconductor substrate formed on the semiconductor substrate. As shown in Fig. 6, an example of such an error in registration in the chip caused by the deformation of the semiconductor substrate is based on the semiconductor substrate having a length of 22 mm in the longer direction. By placing two registration error measurement marks in the longer direction of the chip and forming a film of different material, the degree of deformation in the semiconductor substrate was investigated. As shown in the table of Fig. 7, it can be seen from the corresponding result that a maximum registration error of about 0.1-0.2 [mu] m occurred in the chip, which would result in 256 MB DRAM memory or equivalent device if no correction is taken. Not suitable for manufacturing

종래의 기술에서, 투사 및 노광장치에 있어서 투사 배율이 다소 조절되는 방법이 반도체기판의 변형에 의해 초래된 칩 내의 레지스트레이션 오차를 교정하기 위하여 제공되어 왔다. 이러한 실예가 이하에서 기재된다.In the prior art, a method in which the projection magnification is somewhat adjusted in the projection and exposure apparatus has been provided for correcting the registration error in the chip caused by the deformation of the semiconductor substrate. Such an example is described below.

도 8 은 칩 내의 레지스트레이션 오차를 교정하기 위한 방법에 대한 종래 기술의 실예를 도시하는 플로우챠트이다. 도 9 는 레지스트레이션 오차를 계산하기 위하여 웨이퍼 상에 형성된 정렬마크를 도시한다. 이러한 교정 방법에서, 우선 도 8 의 A 단계에서, 포토레지스트가 도포된 반도체기판이 노광장치로 운반되어 홀더에 마운트된다. 그 다음에, 도 8 의 B 단계에서, 반도체기판이 정렬된다. C 단계에서는, 반도체기판 상의 수개의 지점에서의 오차의 양이 노광장치의 정렬센서에 의해 측정된다. 만일, 예를 들어, 반도체기판의 외곽 근처의 네 지점 (정렬마크 (J - M)) 에서 오차가 측정된다면, C 단계 및 D 단계에서 다음 방정식을 이용하여 X 방향 및 Y 방향으로 반도체기판의 변형을 판정할 수 있다.8 is a flowchart illustrating an example of the prior art for a method for correcting a registration error in a chip. 9 shows alignment marks formed on a wafer to calculate registration errors. In this calibration method, first in step A of FIG. 8, the semiconductor substrate to which the photoresist is applied is conveyed to the exposure apparatus and mounted in the holder. Next, in step B of FIG. 8, the semiconductor substrate is aligned. In step C, the amount of error at several points on the semiconductor substrate is measured by the alignment sensor of the exposure apparatus. If, for example, the error is measured at four points near the periphery of the semiconductor substrate (alignment mark (J-M)), the semiconductor substrate is deformed in the X and Y directions using the following equations in steps C and D: Can be determined.

X 방향으로의 변형 : (dX4 + dX3)/LX(ppm) ... 방정식 (1)Strain in the X direction: (dX4 + dX3) / L X (ppm) ... equation (1)

Y 방향으로의 변형 : (dY1 + dY2)/LY(ppm) ... 방정식 (2)Strain in the Y direction: (dY1 + dY2) / L Y (ppm) ... equation (2)

여기에서, dY1 은 정렬마크 (J) 에서 Y 방향으로의 오차이고, -dY2 는 정렬마크 (K) 에서 Y 방향으로의 오차이며, 어떤 것도 정렬마크에 대한 동등한 값을 나타내지 않는다. 더욱이, -dX3 는 정렬마크 (L) 에서 X 방향으로의 오차이고, dX4 는 정렬마크 (M) 에서 X 방향으로의 오차이다. 오차는 설계치 및 반도체기판의 중심이 정확히 위치할 때의 측정치 사이의 차이다. 더욱이, Ly 는 정렬마크 (J, K) 사이의 거리이고, Lx 는 정렬마크 (L, M) 사이의 거리이다. 기재를 간단히 하기 위하여, 정렬마크 (J, K) 에서 X 방향의 오차는 0 으로 하고, 정렬마크 (L, M) 에서 Y 방향의 오차는 0 으로 취해졌다.Here, dY1 is an error in the Y direction in the alignment mark J, -dY2 is an error in the Y direction in the alignment mark K, and none represents an equivalent value for the alignment mark. Moreover, -dX3 is an error in the X direction in the alignment mark L, and dX4 is an error in the X direction in the alignment mark M. The error is the difference between the design value and the measured value when the center of the semiconductor substrate is correctly positioned. Moreover, Ly is the distance between alignment marks (J, K) and Lx is the distance between alignment marks (L, M). In order to simplify the description, the error in the X direction in the alignment marks (J, K) was taken as 0, and the error in the Y direction in the alignment marks (L, M) was taken as 0.

최종적으로, F 단계에서, 이동, 회전, 수직성, 크기 감소 등에 교정이 가해진다. 이러한 교정과 병행하여, G 단계 및 H 단계에서는, 이전 단계에서 유도된 바와 같이 기판의 변형비로부터 투사 배율에의 교정의 양이 결정되고, 투사 배율이 교정될 때 반도체기판은 I 단계에서 노광된다.Finally, in step F, corrections are made to movement, rotation, verticality, size reduction, and the like. In parallel with this calibration, in steps G and H, the amount of correction from the strain ratio of the substrate to the projection magnification is determined as derived in the previous step, and the semiconductor substrate is exposed in step I when the projection magnification is corrected. .

그러나, 상기한 칩 내의 레지스트레이션을 교정하기 위한 종래 기술의 방법은 다음의 문제점을 수반한다. 즉, 투사 배율의 미세한 조절은 투사 렌즈의 그룹 간의 공기 압력을 변화시켜서 투사 렌즈 및 공기 사이의 굴절율을 변화시킴으로써 수행된다. 그러나, 굴절율 조절의 범위에 대하여 렌즈 설계로 인한 한계가 있다. 구체적으로, 축소 투사법을 이용하는 노광장치의 투사 배율이 반도체기판의 변형비로 변환된다면, 가능한 변화는 약 5 - 10 ppm 의 범위로 제한된다.However, the prior art method for calibrating registration in the chip involves the following problem. That is, fine adjustment of the projection magnification is performed by changing the air pressure between groups of projection lenses to change the refractive index between the projection lens and the air. However, there is a limitation due to the lens design for the range of refractive index adjustment. Specifically, if the projection magnification of the exposure apparatus using the reduction projection method is converted to the strain ratio of the semiconductor substrate, the possible change is limited to the range of about 5-10 ppm.

더욱이, 전형적인 등배 노광장치인 등배 X 레이 노광장치에 있어서, 배율의 비율을 조절하는 것은 원리상 불가능하고, 따라서 반도체기판에서 발생하는 어떤 변형도 이러한 방식으로는 교정될 수 없다.Moreover, in the equal magnification X-ray exposure apparatus, which is a typical equal magnification exposure apparatus, it is impossible in principle to adjust the ratio of magnification, and thus any deformation occurring in the semiconductor substrate cannot be corrected in this manner.

본발명의 목적은 사용되는 노광시스템의 타입에 관계없이 칩 내의 정확한 레지스트레이션이 반도체기판에서의 광범위한 변형비에 대하여 달성될 수 있는 노광장치 및 노광방법을 제공하는 것이다.It is an object of the present invention to provide an exposure apparatus and an exposure method in which accurate registration in a chip can be achieved for a wide range of strain ratios in a semiconductor substrate, regardless of the type of exposure system used.

상기한 목적을 달성하기 위하여, 본발명은 규정된 패턴을 반도체기판 상으로 형성하기 위한 노광방법에 다음과 같은 단계를 구비한다. 즉, 반도체기판의 크기를 측정하고, 반도체기판의 측정된 크기 및 설계 크기 사이의 차이를 알아낸다. 그래서, 반도체기판을 그 설계 크기로 교정하기 위하여 반도체기판을 가열하거나 냉각한다. 반도체기판 상에 규정된 패턴의 빛을 노출시킨다.In order to achieve the above object, the present invention includes the following steps in an exposure method for forming a prescribed pattern on a semiconductor substrate. That is, the size of the semiconductor substrate is measured and the difference between the measured size and the design size of the semiconductor substrate is found. Thus, the semiconductor substrate is heated or cooled to calibrate the semiconductor substrate to its design size. The light of a prescribed pattern is exposed on the semiconductor substrate.

이하에서 상기한 바와 같이 구비된 본발명의 작용을 기재한다. 각각의 반도체 제조 단계에서 반도체기판의 온도가 변한다. 더욱이, 반도체기판 상에 형성되는 다양한 필름의 작용으로 인하여, 반도체기판의 실제 크기 및 그 설계 크기 사이에 오차가 발생할 수도 있다. 그러나, 본발명에서는, 어떠한 오차도 제거되도록 반도체기판의 온도를 조절한 후에, 패턴이 노광된다. 그러므로, 항상 정확한 노광을 수행할 수 있다.Hereinafter will be described the action of the present invention provided as described above. In each semiconductor manufacturing step, the temperature of the semiconductor substrate is changed. Moreover, due to the action of various films formed on the semiconductor substrate, errors may occur between the actual size of the semiconductor substrate and its design size. However, in the present invention, after adjusting the temperature of the semiconductor substrate so that any error is eliminated, the pattern is exposed. Therefore, accurate exposure can always be performed.

본발명에 따른 노광장치는 반도체기판 상으로 노광을 비추기 위한 광원, 반도체기판 상의 정렬마크를 검출하기 위한 검출기, 및 정렬마크가 검출될 때 반도체기판에 관하여 위치 정보를 검출하기 위한 기판위치센서로 작용하는 레이저 간섭계를 구비한다. 노광장치는 신호처리부 및 온도조절 메카니즘을 구비하는데, 상기 신호처리부는 레이저 간섭계의 출력신호로부터 반도체기판의 크기를 측정하고 반도체기판의 설계 크기 및 측정된 크기 사이의 오차를 계산하며, 상기 온도조절 메카니즘은 신호처리부로부터의 출력에 기초하여 반도체기판을 가열하거나 냉각한다.An exposure apparatus according to the present invention functions as a light source for illuminating an exposure onto a semiconductor substrate, a detector for detecting an alignment mark on the semiconductor substrate, and a substrate position sensor for detecting position information with respect to the semiconductor substrate when the alignment mark is detected. A laser interferometer is provided. The exposure apparatus includes a signal processor and a temperature control mechanism, which measures the size of the semiconductor substrate from the output signal of the laser interferometer, calculates an error between the design size and the measured size of the semiconductor substrate, and the temperature control mechanism. Heats or cools the semiconductor substrate based on the output from the signal processor.

도 1 은 본발명의 제 1 실시예에 관한 노광장치의 개략적인 단면도.1 is a schematic cross-sectional view of an exposure apparatus according to a first embodiment of the present invention.

도 2 는 본발명의 제 1 실시예에 관한 노광장치를 이용하는 노광방법을 도시하는 플로우챠트.2 is a flowchart showing an exposure method using the exposure apparatus according to the first embodiment of the present invention.

도 3 은 본발명의 제 2 실시예에 관한 노광장치의 개략적인 단면도.3 is a schematic cross-sectional view of an exposure apparatus according to a second embodiment of the present invention.

도 4 는 칩 사이의 레지스트레이션 상태를 도시하는 반도체기판의 평면도.4 is a plan view of a semiconductor substrate showing a registration state between chips;

도 5 는 칩내의 레지스트레이션의 경우 노광패턴에 대응하는 에러를 설명하기 위한 칩의 평면도로서, 도 5 (a) 는 중앙 정렬마크에 대하여 퍼져나간 칩을 도시하는 도면이고, 도 5 (b) 는 중앙 정렬마크에 대하여 회전한 칩을 도시하는 도면.FIG. 5 is a plan view of a chip for explaining an error corresponding to an exposure pattern in the case of in-chip registration, FIG. 5 (a) shows a chip spread out with respect to a center alignment mark, and FIG. 5 (b) shows a center Figure showing a chip rotated with respect to the alignment mark.

도 6 은 칩내의 레지스트레이션 오차를 설명하기 위한 반도체칩의 평면도.6 is a plan view of a semiconductor chip for explaining the registration error in the chip.

도 7 은 일반적인 반도체 제조에 있어서 반도체기판의 변형 및 필름 타입 및 필름 두께 사이의 관계를 도시하는 테이블.7 is a table showing the relationship between deformation of a semiconductor substrate and film type and film thickness in general semiconductor manufacturing.

도 8 은 칩내의 레지스트레이션 오차를 교정하기 위한 방법의 종래의 기술의 일례를 설명하기 위한 플로우챠트.8 is a flowchart for explaining an example of the prior art of the method for correcting the registration error in the chip.

도 9 는 종래의 기술의 일례에 따른 반도체기판 상의 정렬마크의 다이어그램.9 is a diagram of alignment marks on a semiconductor substrate in accordance with one example of the prior art.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 : 온도조절유체 순환메카니즘 2 : 온도센서1: Temperature regulating fluid circulation mechanism 2: Temperature sensor

7 : 광 송수신기 8 : 스테이지7: optical transceiver 8: stage

9 : 홀더 11 : 레이저 간섭계9: holder 11: laser interferometer

12 : 투영렌즈 13 : 레티클12 projection lens 13 reticle

17 : He-Ne 레이저 19 : 파리눈 렌즈17: He-Ne laser 19: fly eye lens

20 : 반사경 23 : 집속렌즈20: reflector 23: focusing lens

이하에서 도면을 참조하여 본발명의 구체적인 실시예를 기재한다.Hereinafter, specific embodiments of the present invention will be described with reference to the drawings.

도 1 은 본발명의 일실시예의 노광장치의 개략적인 단면도이다. 도 1 에 도시된 바와 같이, 이러한 노광장치는 노광 (L) 을 발생시키기 위한 광원으로서 작용하는 엑시머 레이저 및 반도체기판 (35) 이 마운트되는 스테이지를 구비한다. 이 노광장치에는 또한 검출기 (6) 가 제공된다. 이 검출기 (6) 는, 광 송수신기 (7) 에 의하여, 반도체기판 (35) 상에 미리 형성된 정렬마크를 인식한다. 정렬마크는 적어도 두 위치에서 상호 수직한 방향 (X 및 Y 방향) 으로 반도체기판 (35) 상에 각각 형성 (총 네 위치 이상) 된다 (정렬마크의 일반적인 예로서, 도 9 에 도시된 배열이 또한 본발명에 이용될 수도 있다).1 is a schematic cross-sectional view of an exposure apparatus of one embodiment of the present invention. As shown in Fig. 1, this exposure apparatus has a stage on which an excimer laser and a semiconductor substrate 35 are mounted, which serve as a light source for generating exposure L. As shown in FIG. This exposure apparatus is also provided with a detector 6. This detector 6 recognizes an alignment mark previously formed on the semiconductor substrate 35 by the optical transceiver 7. The alignment marks are formed (four total positions or more) on the semiconductor substrate 35 respectively in directions perpendicular to each other (X and Y directions) at at least two positions (a general example of alignment marks, the arrangement shown in FIG. May be used in the present invention).

상기 노광장치는 또한, 반도체기판 (35) 이 마운트되는 홀더 (9) 및 상기 홀더 (9) 내부에 설치된 온도조절유체 순환메카니즘뿐만 아니라, 검출기 (6) 로부터의 신호 및 정렬마크의 위치로부터 반도체기판 (35) 의 변형비를 판정하기 위한 제어부 (4) 및 신호처리부 (5) 를 구비한다. 상기 노광장치는 상기 홀더 (9) 에 놓인 반도체기판 (35) 의 온도를 측정하기 위한 온도센서 (2) 및 신호처리부로부터의 신호 및 온도센서 (2) 로부터의 신호에 근거하여 온도조절기 (3) 의 PID 제어를 제공하기 위한 제어부 (4) 를 더 구비한다.The exposure apparatus also has a semiconductor substrate not only from the holder 9 on which the semiconductor substrate 35 is mounted, but also from the position of the signal and the alignment mark from the detector 6 as well as the temperature control fluid circulation mechanism provided inside the holder 9. A control unit 4 and a signal processing unit 5 for determining the deformation ratio of the 35 are provided. The exposure apparatus has a temperature controller (3) based on a temperature sensor (2) for measuring the temperature of the semiconductor substrate (35) placed on the holder (9) and a signal from a signal processor and a signal from the temperature sensor (2). And a control unit 4 for providing PID control.

이러한 노광장치의 노광 (L) 은, 예를 들어, 248 ㎚ 파장의 엑시머 레이저를 이용하여 생성된다. 이 엑시머 레이저 (22) 는 특정한 주파수 대역만을 포함하고 있는 KrF 엑시머 레이저광을 방출한다. 이 노광 (L) 은 빔 신장기 (21) 에 의해 적당한 형태로 변형된다. 그리고나서, 반사경 (20) 을 통하여 파리눈 렌즈 (19) 로 전사된다. 이 파리눈 렌즈 (19) 는 복수의 작은 렌즈들의 어레이를 구비하며, 균일한 노광 (L) 이 이후에 기재될 레티클에 전사되도록 한다. 노광 (L) 은 개구 스톱 (18) 및 집속렌즈 (23) 를 통과함으로써 다시 변형된다. 최종적으로, 노광 (L) 은 레티클 (13) 에 균일하게 비추어진다. 회로패턴은 레티클 (13) 상에 미리 형성된다. 결과적으로, 레티클 (13) 의 회로패턴을 통과한 노광 (L) 은 투영렌즈 (12) 에 의하여 규정된 투사 배율로 축소되고, 반도체기판 (35) 의 표면에 초점이 맞추어져서 원하는 패턴이 그 위에 노출된다.The exposure L of such an exposure apparatus is produced using an excimer laser of 248 nm wavelength, for example. This excimer laser 22 emits KrF excimer laser light that includes only a specific frequency band. This exposure L is deformed into a suitable form by the beam extender 21. Then, it is transferred to the fly's eye lens 19 via the reflector 20. This fly's-eye lens 19 has an array of a plurality of small lenses, allowing a uniform exposure L to be transferred to a reticle to be described later. The exposure L is deformed again by passing through the aperture stop 18 and the focusing lens 23. Finally, the exposure L is uniformly illuminated on the reticle 13. The circuit pattern is previously formed on the reticle 13. As a result, the exposure L that has passed through the circuit pattern of the reticle 13 is reduced to the projection magnification defined by the projection lens 12, and is focused on the surface of the semiconductor substrate 35 so that the desired pattern is placed thereon. Exposed.

노광장치는 노광 광학시스템 이외에도 정렬 광학시스템을 구비한다. 이러한 정렬 광학시스템에 있어서, He-Ne 레이저 (17) 로부터의 레이저광은 반사경 (15, 16) 및 광 송수신기 (7) 를 통하여 반도체기판 (35) 상에 형성된 정렬마크 상으로 전사되고, 위치 정보는 회절된 광을 검출하는 검출기 (6) 에 의하여 모아진다. 정렬에 사용되는 광은 He-Ne 레이저광일 필요가 없으며, 넓은 파장대의 광이 정렬마크의 이미지를 검출하는데 사용될 수 있다. 또한 정렬 및 노광용으로 동일한 광학시스템이 이용될 수 있다.The exposure apparatus includes an alignment optical system in addition to the exposure optical system. In this alignment optical system, the laser light from the He-Ne laser 17 is transferred onto the alignment mark formed on the semiconductor substrate 35 via the reflectors 15, 16 and the optical transceiver 7, and the positional information Is collected by a detector 6 that detects diffracted light. The light used for alignment does not need to be He-Ne laser light, and light in a wide wavelength range can be used to detect an image of the alignment mark. The same optical system can also be used for alignment and exposure.

반도체기판 (35) 의 온도를 상승 및 하강시키는 온도조절유체 순환메카니즘 (1) 은 홀더 (9) 내에 설치되어 규정된 파이프워크 (pipework) 를 통하여 온도조절기 (3) 에 접속된다. 또한 온도센서 (2) 가 홀더 (9) 에 설치된다. 온도센서 (2) 는 예를 들어 백금 저항 등을 이용하는 고해상도 센서이다. 홀더 (9) 에 설치된 온도센서 (2) 로부터의 출력신호는 전술한 제어부 (4) 에 전송된다. 제어부 (4) 는 온도조절기 (3) 의 PID 제어를 수행하여 반도체기판 (35) 의 온도가 짧은 시간에 규정된 온도에 도달하도록 한다.The temperature control fluid circulation mechanism 1 for raising and lowering the temperature of the semiconductor substrate 35 is installed in the holder 9 and connected to the temperature controller 3 through a defined pipework. In addition, a temperature sensor 2 is installed in the holder 9. The temperature sensor 2 is a high resolution sensor using a platinum resistance etc., for example. The output signal from the temperature sensor 2 installed in the holder 9 is transmitted to the control section 4 described above. The controller 4 performs PID control of the temperature controller 3 so that the temperature of the semiconductor substrate 35 reaches a prescribed temperature in a short time.

다음으로, 반도체기판 (35) 의 변형비를 계산하기 위하여 정렬마크 간의 실제 거리를 측정하는 단계가 기재된다. 이미 언급한 바와 같이, 정렬마크는 반도체기판 (35) 의 X 방향이나 Y 방향으로 형성된다. 광 송수신기 (7) 로부터 반도체기판 (35) 상으로 He-Ne 레이저가 계속하여 조사된다. 반도체기판 (35) 상의 정렬마크가 광 송수신기 (7) 바로 아래에 오게되면, 이 정렬마크는 검출기 (6) 에 의해 검출된다. 이 지점에서 반도체기판에 관련된 위치 정보는 기판 위치센서로 작용하는 레이저 간섭계 (11) 에 의해 측정되고, 이 정보는 기록된다. 그래서, 다음 정렬마크가 광 송수신기 (7) 아래에 올 때 까지 스테이지 (8) 가 다시 이동된다. 이러한 정렬마크가 광 송수신기 (7) 아래에 올 때의 반도체기판 (35) 의 위치가 측정된다. 정렬마크 간의 실제 거리는 레이저 간섭계 (11) 에 의해 측정된 바와 같이 반도체기판 (35) 에 대한 위치 정보로부터 검출된다. 레이저 간섭계는 스테이지 (8) 에 의해 이동된 거리를 실제로 직접 측정하지만, 반도체기판 (35) 이 스테이지 (8) 상에 마운트되기 때문에, 정렬마크 간의 거리는 정확히 측정될 수 있다.Next, the step of measuring the actual distance between the alignment marks in order to calculate the strain ratio of the semiconductor substrate 35 is described. As already mentioned, the alignment mark is formed in the X direction or the Y direction of the semiconductor substrate 35. The He-Ne laser is continuously irradiated from the optical transceiver 7 onto the semiconductor substrate 35. When the alignment mark on the semiconductor substrate 35 comes directly under the optical transceiver 7, this alignment mark is detected by the detector 6. At this point, the positional information related to the semiconductor substrate is measured by the laser interferometer 11 serving as the substrate position sensor, and this information is recorded. Thus, the stage 8 is moved again until the next alignment mark is below the optical transceiver 7. The position of the semiconductor substrate 35 when this alignment mark comes under the optical transceiver 7 is measured. The actual distance between the alignment marks is detected from the positional information about the semiconductor substrate 35 as measured by the laser interferometer 11. The laser interferometer actually measures the distance traveled by the stage 8 directly, but since the semiconductor substrate 35 is mounted on the stage 8, the distance between the alignment marks can be measured accurately.

여기에서, 각 X 방향 및 Y 방향으로 적어도 두개 이상의 정렬마크, 즉, X 및 Y 방향으로 네개 이상의 정렬마크를 각각 제공하는 것이 바람직하다. 특히, 정렬마크가 반도체기판 (35) 의 외곽에 제공된다면, 전술한 방정식 (1) 및 방정식 (2) 에 의해 반도체기판 (35) 의 변형비를 판정할 수 있다. 정렬마크의 수를 증가시킴으로써 보다 정확하게 변형비를 판정할 수 있다.Here, it is preferable to provide at least two alignment marks in each X and Y direction, that is, four or more alignment marks in the X and Y direction, respectively. In particular, if an alignment mark is provided outside the semiconductor substrate 35, the deformation ratio of the semiconductor substrate 35 can be determined by the above-described equations (1) and (2). By increasing the number of alignment marks, the deformation ratio can be determined more accurately.

다음으로, 본발명에 따른 반도체기판 (35) 의 변형에 의해 초래된 노광패턴에 있어서의 오차를 교정하기 위한 방법이 도 1 및 도 2 를 참조하여 기재한다. 도 2 는 도 1 에 도시된 노광장치를 이용하는 노광방법을 도시하는 플로우챠트이다.Next, a method for correcting an error in the exposure pattern caused by the deformation of the semiconductor substrate 35 according to the present invention will be described with reference to FIGS. 1 and 2. FIG. 2 is a flowchart showing an exposure method using the exposure apparatus shown in FIG. 1.

우선, 도 2 의 A 단계에서, 반도체기판 (35) (웨이퍼) 이 도 1 에 도시된 홀더 (9) 상에 마운트되고, B 단계에서, 온도센서 (2) 에 의해 반도체기판 (35) 의 온도가 측정된다. C 단계에서, 스테이지 (8) 가 이동하여 반도체기판 (35) 이 광 송수신기 (7) 와 정렬된다. 여기에서, 온도 측정 단계 (B) 및 정렬 단계 (C) 는 그 순서가 바뀔 수도 있다. 다음에, D 단계에서, 반도체기판 (35) (웨이퍼) 상의 복수의 위치에 형성된 정렬마크가 검출기 (6) 에 의하여 광 송수신기 (7) 를 통하여 검출된다. E 단계에서, 신호처리부 (5) 는 정렬마크 간의 검출된 거리를 미리 결정된 정렬마크 간의 설계 거리와 비교하여 변형비를 계산한다. F 및 G 단계에서, 각각 오차가 계산되고 교정된다.First, in step A of FIG. 2, the semiconductor substrate 35 (wafer) is mounted on the holder 9 shown in FIG. 1, and in step B, the temperature of the semiconductor substrate 35 is controlled by the temperature sensor 2. Is measured. In step C, the stage 8 is moved so that the semiconductor substrate 35 is aligned with the optical transceiver 7. Here, the temperature measuring step (B) and the sorting step (C) may be reversed in order. Next, in step D, alignment marks formed at a plurality of positions on the semiconductor substrate 35 (wafer) are detected by the detector 6 through the optical transceiver 7. In step E, the signal processing unit 5 calculates the deformation ratio by comparing the detected distance between the alignment marks with the design distance between the predetermined alignment marks. In steps F and G, errors are calculated and corrected respectively.

다음으로, 오차를 교정하기 위한 절차가 기재된다. 일반적으로, 온도변화로 인한 재료의 변형 (dL) 은 다음 방정식으로부터 알 수 있는데, 여기에서 α 는 열 확장도의 상수이다.Next, a procedure for correcting the error is described. In general, the deformation (dL) of a material due to temperature changes can be known from the equation: where α is a constant of thermal expansion.

L = L0 (1 + αT) ... (3)L = L0 (1 + αT) ... (3)

dL = L2 - L1 = L0 (1 + αT2) - L0 (1 - αT1) ... (4)dL = L2-L1 = L0 (1 + αT2)-L0 (1-αT1) ... (4)

여기에서,From here,

L : 재료의 길이L: length of material

T : 온도T: temperature

L1 : 온도 (T1) 에서의 재료의 길이L1: length of material at temperature T1

L2 : 온도 (T2) 에서의 재료의 길이L2: length of material at temperature T2

상기한 오차의 양으로부터 변형 (dL) 이 유도되고, T1 은 반도체기판의 미리 측정된 온도이다. L0 는 정렬마크 간의 이론적인 거리로, 칩 설계 명세서에 관련된 정보가 제공된다면 결정될 수 있다. 열 확장도의 상수 (α) 는 재료에 고유한 값으로, 실리콘의 경우 2.6 × 10-6이다. 바람직하게도, 오차를 보다 정확하게 교정하기 위하여, 열 확장도의 상수는 반도체 제조 공정에서 필름 도포 및 패턴 형성 단계마다 결정되어야 한다. 그러나, 전형적인 6 인치 직경 실리콘 반도체기판의 경우에, 기판 자체의 두께는 대략 700 ㎛ 로, 이 값이 사용된다면, 이어서 형성되는 여러가지 필름의 두께에 비하여 큰 오차가 생기지 않을 만큼 충분히 크다.Deformation dL is derived from the above amount of error, and T1 is a predetermined temperature of the semiconductor substrate. L0 is the theoretical distance between the alignment marks and can be determined if information relating to the chip design specification is provided. The coefficient of thermal expansion (α) is a material-specific value, 2.6 x 10 -6 for silicon. Preferably, in order to correct the error more accurately, the constant of thermal expansion should be determined for each film application and pattern formation step in the semiconductor manufacturing process. However, in the case of a typical 6 inch diameter silicon semiconductor substrate, the thickness of the substrate itself is approximately 700 占 퐉, so that if this value is used, it is large enough so that no large error occurs in comparison with the thicknesses of the various films subsequently formed.

다음으로, H 단계에서, 타겟 기판온도 (T2) 가 결정된다. 예를 들어, 반도체기판 (35) 의 온도가 23 ℃ 이고, 정렬마크 간의 거리가 100 mm 이며, 두 정렬마크 간의 오차가 - 0.50 ㎛ (판이 설계치에 대하여 수축된다) 라고 생각해보자. 방정식 (1) 및 방정식 (2) 를 이용하여, 타겟 기판온도 (T2) 는 약 24.92 ℃ 로서 계산될 수 있다. 역으로, 기판이 설계치에 대하여 확장된다면, 타겟 기판온도 (T2) 는 약 21.08 ℃ 로 세팅된다.Next, in step H, the target substrate temperature T2 is determined. For example, suppose that the temperature of the semiconductor substrate 35 is 23 ° C., the distance between the alignment marks is 100 mm, and the error between the two alignment marks is −0.50 μm (the plate shrinks with respect to the design value). Using equations (1) and (2), the target substrate temperature T2 can be calculated as about 24.92 ° C. Conversely, if the substrate is extended with respect to the design value, the target substrate temperature T2 is set to about 21.08 ° C.

타겟 기판온도 (T2) 가 도 1 에 도시된 제어부 (4) 로부터의 계산결과에 근거하여 결정된다면, I 단계에서 반도체기판의 온도는 온도조절 메카니즘에 의해 조절된다. 특히, 불화물과 같은 유체 (물이 이용될 수도 있다) 의 온도가 온도조절기 (3) 에 의해 제어된다. 이러한 유체는 홀더 (9) 를 통하여 순환되어 홀더 (9) 를 경유하여 반도체기판 (35) 의 온도를 조절한다. 반도체기판 (35) 의 온도는 온도센서 (2) 및 제어부 (4) 에 의해 제어되는 PID 에 의해 측정된다. 다음으로, J 단계는 반도체기판 (35) 의 온도가 언제 타겟 기판온도 (T2) 에 예를 들어 ± 0.2 ℃ 이내로 충분히 가까워지는지를 확인하고, 그 후에, K 단계에서 노광이 개시된다. 이 경우에, 반도체기판 (35) 의 변형을 교정하는 공정과 병행하여 이동 성분 및 회전 성분 등이 또한 교정된다. 이런 식으로, 반도체기판의 변형으로 인한 오차를 정확히 교정할 수 있다. 상기한 대로 규정된 유체를 사용하는 시스템과는 별개로 온도조절 메카니즘을 고려하면, 홀더에 열전기 배선 등을 제공함으로써 온도를 전기적으로 조절할 수 있다.If the target substrate temperature T2 is determined based on the calculation result from the controller 4 shown in Fig. 1, the temperature of the semiconductor substrate in step I is controlled by the temperature control mechanism. In particular, the temperature of a fluid such as fluoride (water may be used) is controlled by the thermostat 3. This fluid is circulated through the holder 9 to regulate the temperature of the semiconductor substrate 35 via the holder 9. The temperature of the semiconductor substrate 35 is measured by the PID controlled by the temperature sensor 2 and the controller 4. Next, step J confirms when the temperature of the semiconductor substrate 35 is sufficiently close to, for example, within ± 0.2 ° C. to the target substrate temperature T2, and then exposure is started in step K. In this case, the moving component, the rotating component, and the like are also corrected in parallel with the process of correcting the deformation of the semiconductor substrate 35. In this way, errors due to deformation of the semiconductor substrate can be corrected accurately. Considering the temperature control mechanism separately from the system using the fluid defined as above, the temperature can be electrically controlled by providing thermoelectric wiring or the like to the holder.

더욱이, 본발명에 따르면, 실리콘 반도체기판의 경우에 변형은 1 ℃ 의 온도 변화 당 대략 2.6 ppm 만큼 교정되므로, 20 ppm 의 교정이 필요하다면, 8 ℃ 정도의 온도변화로 충분하다. 이 정도의 온도 변화가 포토레지스트에 미치는 해로운 효과는 없다. 그러므로, 포토레지스트의 광학적인 반응은 장애 없이 발생하고, 따라서 넓은 범위의 변형비에 걸쳐 오차가 교정된다. 반도체기판의 온도는 20 - 30 ℃ 범위에 있다.Furthermore, according to the present invention, in the case of a silicon semiconductor substrate, the deformation is corrected by approximately 2.6 ppm per 1 degree C temperature change, so if a 20 ppm calibration is required, a temperature change of about 8 ° C. is sufficient. There is no detrimental effect of this temperature change on the photoresist. Therefore, the optical response of the photoresist occurs without disturbance, and therefore the error is corrected over a wide range of strain ratios. The temperature of the semiconductor substrate is in the range of 20-30 ° C.

도 3 은 제 2 실시예의 개략적인 단면도를 보인다. 도 3 에 도시된 바와 같이, 이 노광장치는 온도조절기 (3) 및 온도조절유체 순환메카니즘 (1) 사이의 파이프워크중에 온도조절부 (3a) 가 제공된다는 점에서 제 1 실시예와 다르다. 이것과는 별도로, 도 1 에 도시된 노광장치와 그 구성이 동일하다.3 shows a schematic cross-sectional view of a second embodiment. As shown in FIG. 3, this exposure apparatus differs from the first embodiment in that a temperature regulating section 3a is provided in the pipework between the thermostat 3 and the thermostatic fluid circulation mechanism 1. Apart from this, the configuration is the same as the exposure apparatus shown in FIG.

복수의 반도체기판이 노출되는 경우 반도체기판 (35) 의 온도가 온도조절기 (3) 만으로 조절된다면, PID 제어가 이용된다 하더라도 타겟 기판온도 (T2) 에 도달하는 데 오랜 시간이 걸린다. 그 결과로, 반도체 제조에 있어서의 처리량이 감소한다. 이러한 문제를 피하기 위해, 복수의 반도체기판이 처리되는 경우, 제 2 반도체기판 (35) 으로부터 계속하여, 반도체기판 (35) 은 우선 온도조절부 (22) 상에 놓여져서 타겟 기판온도로 미리 온도가 조절된다. 그 후에, 온도조절부 (3a) 에 의해 온도가 조절된 다음 반도체기판이 홀더 (9) 로 마운트되고, 제 1 실시예에 기재된 바와 같이 그 온도가 조절되고, 그 후에 노출된다.When the plurality of semiconductor substrates are exposed, if the temperature of the semiconductor substrate 35 is controlled by the temperature controller 3 alone, it takes a long time to reach the target substrate temperature T2 even if PID control is used. As a result, the throughput in semiconductor manufacturing is reduced. To avoid this problem, when a plurality of semiconductor substrates are processed, continuing from the second semiconductor substrate 35, the semiconductor substrate 35 is first placed on the temperature regulating section 22 so that the temperature is previously set to the target substrate temperature. Adjusted. Thereafter, the temperature is adjusted by the temperature regulating section 3a, and then the semiconductor substrate is mounted to the holder 9, and the temperature is adjusted as described in the first embodiment, and then exposed.

온도조절부 (3a) 에 의하여 연속하는 반도체기판의 온도를 미리 조절함으로써, 반도체기판이 타겟 기판온도에 도달하는 시간이 줄어들고, 그럼으로써 반도체 제조에 있어서의 향상된 처리량이라는 효과를 얻을 수 있다. 그러나, 본발명은 이것에만 제한되지 않으며, 열전기 배선 등을 구비하는 온도조절부가 또한 이용될 수도 있다.By regulating the temperature of the continuous semiconductor substrate in advance by the temperature regulating section 3a, the time for the semiconductor substrate to reach the target substrate temperature is reduced, whereby the effect of improved throughput in semiconductor manufacturing can be obtained. However, the present invention is not limited to this, and a thermostat including thermoelectric wiring or the like may also be used.

상기한 대로, 본발명에서, 정렬마크 간의 거리를 측정하고 이 거리를 설계 거리와 비교하여 그 둘 사이의 오차를 측정한다. 전처리한 후의 반도체기판의 변형 비율이 결정되고, 이러한 변형비에 해당하는 타겟 기판온도로 반도체기판을 가열하거나 냉각시키며, 패턴이 노광된다. 그러므로, 오차가 교정되고 칩 내의 정확한 레지스트레이션이 가능하며, 레지스트레이션 결함이 감소하여 반도체 제조에 있어서의 수율이 상승한다.As described above, in the present invention, the distance between the alignment marks is measured and this distance is compared with the design distance to measure the error between the two. The strain ratio of the semiconductor substrate after pretreatment is determined, the semiconductor substrate is heated or cooled to a target substrate temperature corresponding to this strain ratio, and the pattern is exposed. Therefore, the error is corrected and accurate registration in the chip is possible, and registration defects are reduced to increase the yield in semiconductor manufacturing.

본발명은 그 사상이나 본질적인 특성에서 벗어남이 없이 다른 특정한 형태로 구체화될 수도 있다. 따라서, 본발명의 실시예는 모든 면에 있어서 실예로서, 그리고 제한적이지 않은 것으로서 고려되어야 하므로 본발명의 범위는 전술한 기재에 의해서라기 보다는 첨부된 청구범위에 의해 제시되고, 따라서 청구범위와 등가인 범위 및 그 내용 내에서의 모든 변경은 그 안에 포함된다.The invention may be embodied in other specific forms without departing from its spirit or essential characteristics. Accordingly, the embodiments of the present invention should be considered in all respects as illustrative and not restrictive, the scope of the invention being indicated by the appended claims rather than by the foregoing description, and therefore equivalent to the claims. All changes in scope and its contents are included therein.

명세서, 도면, 요약서를 포함하는 일본특허출원 09-005375 의 완전한 개시가 전체 인용에 의해 삽입되어 있다.The complete disclosure of Japanese Patent Application No. 09-005375, which includes the specification, drawings and abstract, is incorporated by reference in its entirety.

상기한 본발명에 의하면, 정렬마크 간의 거리를 측정하고 이 거리를 설계 거리와 비교하여 그 둘 사이의 오차를 측정하고 전처리한 후, 반도체기판의 변형 비율을 결정하고, 이러한 변형비에 해당하는 타겟 기판온도로 반도체기판을 가열하거나 냉각시키며, 그 후에 패턴을 전사함으로써, 오차가 교정되고 칩 내의 정확한 레지스트레이션이 가능하며, 레지스트레이션 결함이 감소하여 반도체 제조에 있어서의 수율을 상승시키는 효과를 갖는 노광장치 및 노광방법이 제공된다.According to the present invention, the distance between the alignment marks is measured and the distance is compared with the design distance, the error between the two is measured and preprocessed, and then the strain ratio of the semiconductor substrate is determined and the target corresponding to the strain ratio. An exposure apparatus having the effect of heating or cooling the semiconductor substrate to a substrate temperature, and then transferring the pattern, thereby correcting errors and allowing accurate registration in the chip, and reducing defects in registration to increase the yield in semiconductor manufacturing; and An exposure method is provided.

Claims (20)

규정된 패턴을 반도체기판 상에 형성하기 위한 노광방법으로서,An exposure method for forming a prescribed pattern on a semiconductor substrate, 상기 반도체기판의 크기를 측정하는 단계;Measuring a size of the semiconductor substrate; 상기 반도체기판의 설계 크기 및 상기 측정된 크기 사이의 오차를 판정하는 단계;Determining an error between the design size of the semiconductor substrate and the measured size; 상기 반도체기판을 상기 설계 크기로 교정하기 위하여 상기 반도체기판을 가열하거나 냉각시키는 단계; 및Heating or cooling the semiconductor substrate to calibrate the semiconductor substrate to the design size; And 규정된 광의 패턴을 상기 반도체기판에 노출시키는 단계를 구비하는 것을 특징으로 하는 노광방법.Exposing a prescribed pattern of light to the semiconductor substrate. 제 1 항에 있어서, 상기 반도체기판의 크기는 상기 반도체기판의 표면 상에 미리 형성된 둘 이상의 정렬마크 간의 거리를 측정함으로써 측정되는 것을 특징으로 하는 노광방법.The exposure method of claim 1, wherein the size of the semiconductor substrate is measured by measuring a distance between two or more alignment marks previously formed on a surface of the semiconductor substrate. 제 2 항에 있어서, 상기 둘 이상의 정렬마크는 상기 반도체기판의 표면 상에 서로 수직한 방향으로 각각 형성되는 것을 특징으로 하는 노광방법.The exposure method of claim 2, wherein the at least two alignment marks are formed on the surface of the semiconductor substrate in a direction perpendicular to each other. 제 2 항에 있어서, 상기 정렬마크는 상기 반도체기판의 외곽 근처에 형성되는 것을 특징으로 하는 노광방법.The exposure method of claim 2, wherein the alignment mark is formed near an outer edge of the semiconductor substrate. 제 2 항에 있어서, 상기 둘 이상의 정렬마크중 하나가 검출되고 이와 동시에 상기 반도체기판에 대한 위치 정보가 기록되고,The semiconductor device of claim 2, wherein one of the at least two alignment marks is detected and at the same time position information about the semiconductor substrate is recorded. 상기 둘 이상의 정렬마크중 또다른 하나가 검출되고 이와 동시에 상기 반도체기판의 위치 정보가 기록되며,Another one of the two or more alignment marks is detected and at the same time the position information of the semiconductor substrate is recorded, 상기 반도체기판의 크기는 상기 위치 정보로부터 계산되는 것을 특징으로 하는 노광방법.And the size of the semiconductor substrate is calculated from the positional information. 규정된 패턴을 반도체기판 상에 형성하기 위한 노광방법으로서,An exposure method for forming a prescribed pattern on a semiconductor substrate, 상기 반도체기판의 크기를 측정하는 단계;Measuring a size of the semiconductor substrate; 상기 반도체기판의 설계 크기 및 측정된 크기 사이의 오차를 판정하는 단계;Determining an error between the design size and the measured size of the semiconductor substrate; 상기 반도체기판의 온도를 검출하고, 상기 반도체기판을 상기 설계 크기로 조절하기 위하여 상기 온도 및 타겟 기판온도 사이의 온도 차이를 계산하는 단계;Detecting a temperature of the semiconductor substrate and calculating a temperature difference between the temperature and a target substrate temperature to adjust the semiconductor substrate to the design size; 상기 온도 차이에 근거하여 상기 반도체기판을 가열하거나 냉각시키는 단계; 및Heating or cooling the semiconductor substrate based on the temperature difference; And 상기 반도체기판의 표면 상에 규정된 패턴을 노출시키는 단계를 구비하는 것을 특징으로 하는 노광방법.Exposing a prescribed pattern on a surface of the semiconductor substrate. 제 6 항에 있어서, 상기 반도체기판의 크기는 상기 반도체기판의 표면 상에 미리 형성된 둘 이상의 정렬마크 간의 거리를 측정함으로써 측정되는 것을 특징으로 하는 노광방법.7. An exposure method according to claim 6, wherein the size of the semiconductor substrate is measured by measuring a distance between two or more alignment marks previously formed on the surface of the semiconductor substrate. 제 7 항에 있어서, 상기 둘 이상의 정렬마크는 서로 수직한 방향으로 상기 반도체기판의 표면 상에 각각 형성되는 것을 특징으로 하는 노광방법.8. The exposure method according to claim 7, wherein the at least two alignment marks are formed on the surface of the semiconductor substrate in a direction perpendicular to each other. 제 7 항에 있어서, 상기 둘 이상의 정렬마크는 상기 반도체기판의 외곽 근처에 형성되는 것을 특징으로 하는 노광방법.8. The exposure method according to claim 7, wherein the at least two alignment marks are formed near an outside of the semiconductor substrate. 제 7 항에 있어서, 상기 둘 이상의 정렬마크중 하나가 검출되고 이와 동시에 상기 반도체기판에 대한 위치 정보가 기록되고,8. The semiconductor device according to claim 7, wherein one of the at least two alignment marks is detected and at the same time position information for the semiconductor substrate is recorded, 상기 둘 이상의 정렬마크중 다른 하나가 검출되고 이와 동시에 상기 반도체기판에 대한 위치 정보가 기록되며,The other of the two or more alignment marks is detected and at the same time the positional information about the semiconductor substrate is recorded, 상기 반도체기판의 크기는 상기 위치 정보로부터 계산되는 것을 특징으로 하는 노광방법.And the size of the semiconductor substrate is calculated from the positional information. 규정된 패턴을 반도체기판 상에 형성하는 방법으로서,As a method of forming a prescribed pattern on a semiconductor substrate, 상기 반도체기판의 크기를 측정하는 단계;Measuring a size of the semiconductor substrate; 상기 반도체기판의 설계 크기 및 상기 측정된 크기 사이의 오차를 판정하는 단계;Determining an error between the design size of the semiconductor substrate and the measured size; 상기 반도체기판의 온도를 검출하는 단계;Detecting a temperature of the semiconductor substrate; 상기 반도체기판의 실제 크기 및 설계 크기 사이의 오차 및 상기 반도체기판의 열 확대도 상수로부터 가열 및 냉각시키기 위한 온도 차이를 계산하는 단계;Calculating a temperature difference for heating and cooling from an error between an actual size and a design size of the semiconductor substrate and a thermal expansion constant of the semiconductor substrate; 상기 반도체기판의 크기를 설계 크기로 교정하기 위하여 상기 온도 차이에 근거하여 상기 반도체기판을 가열하거나 냉각시키는 단계; 및Heating or cooling the semiconductor substrate based on the temperature difference to correct the size of the semiconductor substrate to a design size; And 상기 반도체기판의 표면 상에 규정된 패턴을 노출시키는 단계를 구비하는 것을 특징으로 하는 노광방법.Exposing a prescribed pattern on a surface of the semiconductor substrate. 제 11 항에 있어서, 상기 반도체기판의 크기는 상기 반도체기판의 표면 상에 미리 형성된 둘 이상의 정렬마크 간의 거리를 측정함으로써 측정되는 것을 특징으로 하는 노광방법.12. An exposure method according to claim 11, wherein the size of the semiconductor substrate is measured by measuring a distance between two or more alignment marks previously formed on the surface of the semiconductor substrate. 제 12 항에 있어서, 상기 둘 이상의 정렬마크는 서로 수직한 방향으로 상기 반도체기판의 표면 상에 각각 형성되는 것을 특징으로 하는 노광방법.The exposure method of claim 12, wherein the at least two alignment marks are formed on the surface of the semiconductor substrate in a direction perpendicular to each other. 제 12 항에 있어서, 상기 둘 이상의 정렬마크는 상기 반도체기판의 외곽 근처에 형성되는 것을 특징으로 하는 노광방법.The method of claim 12, wherein the at least two alignment marks are formed near an outer edge of the semiconductor substrate. 제 12 항에 있어서, 상기 둘 이상의 정렬마크중 하나가 검출되고 이와 동시에 상기 반도체기판에 대한 위치 정보가 기록되고,13. The method of claim 12, wherein one of the two or more alignment marks is detected and at the same time the positional information about the semiconductor substrate is recorded, 상기 둘 이상의 정렬마크중 다른 하나가 검출되고 이와 동시에 상기 반도체기판에 대한 위치 정보가 기록되며,The other of the two or more alignment marks is detected and at the same time the positional information about the semiconductor substrate is recorded, 상기 반도체기판의 크기는 상기 위치 정보로부터 계산되는 것을 특징으로 하는 노광방법.And the size of the semiconductor substrate is calculated from the positional information. 규정된 패턴을 반도체기판 상에 형성하기 위한 노광장치로서,An exposure apparatus for forming a prescribed pattern on a semiconductor substrate, 상기 반도체기판 상으로 노광을 전사하기 위한 광원;A light source for transferring an exposure onto the semiconductor substrate; 상기 반도체기판 상에 형성된 정렬마크를 검출하기 위한 검출기;A detector for detecting an alignment mark formed on the semiconductor substrate; 상기 정렬마크가 검출될 때 상기 반도체기판에 대한 위치 정보를 검출하기 위한 기판위치센서;A substrate position sensor for detecting position information on the semiconductor substrate when the alignment mark is detected; 상기 기판위치센서로부터의 출력 신호로부터 상기 반도체기판의 크기를 측정하고 상기 반도체기판의 상기 측정된 크기 및 설계 크기 사이의 오차를 검출하기 위한 신호처리부; 및A signal processor for measuring the size of the semiconductor substrate from the output signal from the substrate position sensor and detecting an error between the measured size and the design size of the semiconductor substrate; And 상기 신호처리부로부터의 출력에 근거하여 상기 반도체기판을 가열하거나 냉각시키기 위한 온도조절 메카니즘을 구비하는 것을 특징으로 하는 노광장치.And a temperature adjusting mechanism for heating or cooling the semiconductor substrate based on the output from the signal processor. 제 16 항에 있어서, 상기 반도체기판의 온도를 검출하기 위한 온도센서를 더 구비하는 것을 특징으로 하는 노광장치.17. An exposure apparatus according to claim 16, further comprising a temperature sensor for detecting a temperature of said semiconductor substrate. 제 17 항에 있어서, 상기 온도센서로부터의 온도 정보 및 상기 신호처리부로부터의 반도체기판의 크기에 있어서의 오차에 근거하여 가열온도나 냉각온도를 계산하기 위한 제어부를 더 구비하는 것을 특징으로 하는 노광장치.18. An exposure apparatus according to claim 17, further comprising a control unit for calculating a heating temperature or a cooling temperature based on an error in temperature information from the temperature sensor and a size of a semiconductor substrate from the signal processing unit. . 제 16 항에 있어서, 상기 온도조절 메카니즘은The method of claim 16, wherein the temperature control mechanism 규정된 온도조절유체를 규정된 온도로 맞추기 위한 온도조절기, 및A thermostat for adjusting a specified thermostat fluid to a specified temperature, and 상기 반도체기판 부근에서 상기 온도조절유체를 순환시키기 위한 온도조절유체 순환메카니즘을 구비하는 것을 특징으로 하는 노광장치.And a temperature control fluid circulation mechanism for circulating the temperature control fluid in the vicinity of the semiconductor substrate. 제 19 항에 있어서, 상기 온도조절 메카니즘은 노광공정 이전에 상기 타겟 기판온도에 가까운 온도로 상기 반도체기판을 미리 가열하거나 냉각시키는 온도조절부를 구비하는 것을 특징으로 하는 노광장치.20. The exposure apparatus according to claim 19, wherein the temperature control mechanism includes a temperature control unit for preheating or cooling the semiconductor substrate to a temperature close to the target substrate temperature before the exposure process.
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