KR19980068182A - Capacitor Manufacturing Method of Semiconductor Device - Google Patents
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Abstract
본 발명에 따른 반도체장치의 커패시터 제조방법은, 반도체기판 위로 실리콘 하부전극을 형성시키는 단계, 상기 하부전극 위에 고유전체 물질을 적층시키는 단계, 상기 고유전체 물질을 열처리하는 단계, 상기 고유전체 물질 위로 상부전극을 형성시키는 각 단계를 구비하는 반도체장치의 커패시터 제조방법에 있어서, 상기 하부전극 위에 고유전체 물질을 적층시키기 전에 열처리에 의해 유전체로 변성되지 않는 물질층을 형성하는 단계가 더 구비되는 것을 특징으로 한다.In a method of manufacturing a capacitor of a semiconductor device according to the present invention, forming a silicon lower electrode on a semiconductor substrate, laminating a high dielectric material on the lower electrode, heat treating the high dielectric material, an upper portion on the high dielectric material A method of manufacturing a capacitor of a semiconductor device having each step of forming an electrode, the method comprising: forming a material layer that is not modified into a dielectric material by heat treatment before laminating a high dielectric material on the lower electrode. do.
따라서, 본 발명의 방법에 의하면 반도체장치 커패시터의 제조에 있어서 하부전극의 실리콘 성분이 후속되는 탄탈륨 산화물 유전체막의 열처리 과정에서 산화되어 전체 유전체막을 두껍게 하고 정전용량을 감소시키는 현상을 방지할 수 있다는 이점이 있다.Therefore, according to the method of the present invention, in the fabrication of semiconductor device capacitors, the silicon component of the lower electrode is oxidized during the subsequent heat treatment of the tantalum oxide dielectric film to prevent the phenomenon of thickening the entire dielectric film and reducing the capacitance. have.
Description
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 보다 상세하게는 유전체 조건을 반도체장치 커패시터의 정전용량을 증가시킬 수 있도록 하는 커패시터 제조방법에 관한 것이다.The present invention relates to a capacitor manufacturing method of a semiconductor device, and more particularly, to a capacitor manufacturing method for increasing the capacitance of a semiconductor device capacitor in the dielectric conditions.
반도체장치의 일반적인 소자 고집적화 경향에 따라 DRAM과 같은 반도체장치도 보다 정교해지고 소자의 크기는 더욱 작아지고 있다. 따라서, 칩의 평면상의 면적은 메모리 용량과 비교해서 작아지고, 이러한 평면상 면적의 축소로 인한 기능상의 문제점을 보완하기 위해 상대적으로 칩의 구조높이는 증가하고 있다.BACKGROUND OF THE INVENTION In general, semiconductor devices such as DRAM are becoming more sophisticated and devices are getting smaller due to the trend toward higher integration of semiconductor devices. Therefore, the planar area of the chip is smaller than the memory capacity, and the height of the structure of the chip is relatively increased to compensate for the functional problems caused by the reduction of the planar area.
회로망에서 소자가 정상적인 기능을 발휘하기 위해서는 소자 자체에 인가되는 전압이나 용량은 일정의 값으로 유지되어야 한다. 소자의 평면상 면적의 감소에도 불구하고 소자의 기능을 유지하기 위해서는 소자의 작용전압범위나 정전용량은 소자의 크기 감소에도 불구하고 유지되거나, 소자크기의 감소에 비해 조금만 감소해야 한다. 결국, 할당된 좁은 평면에서 소자의 기능을 유지하기 위해 소자의 구성은 더욱 복잡해지는 경향을 가지게 된다.In order for a device to function properly in the network, the voltage or capacitance applied to the device itself must be maintained at a constant value. In order to maintain the function of the device in spite of the reduction in the planar area of the device, the operating voltage range or capacitance of the device must be maintained despite the size reduction of the device or only slightly reduced compared to the size reduction of the device. As a result, the configuration of the device tends to be more complicated to maintain the device's function in the assigned narrow plane.
특히, 트랜지스터와 커패시터로 구성되는 DRAM에서 정보를 저장하는 커패시터의 구조는 많은 변화를 겪고 있다.In particular, the structure of capacitors that store information in DRAMs consisting of transistors and capacitors has undergone many changes.
예를 들어보면, 1M DRAM에서는 커패시터는 평면적 구조에 실리콘 산화막질의 유전체를 많이 채택했다. 그리고, 4M DRAM에서는 스택트(Stacked) 구조에 실리콘 산화막과 실리콘 질화막을 교대로 적층한 O-N-O를 유전체로, 16M DRAM에서는 스택트 구조에 질화막과 산화막을 적층한 N-O를 유전체로, 64MDRAM에서는 실린터 구조에 N-O 유전체를 채택하거나 스택트 구조에 헤미스페리컬 그레인(Hemispherical Grain: 이하 'HSG'라 한다)을 형성시켜 N-O 유전체를 채택했다. 그 이상의 256M DRAM이나 1G DRAM에서도 스택트 구조, 실린터 구조, COB(Capacitor On Bit Line) 구조와 같은 3차원 구조에 헤미스페리컬 그레인을 형성시키는 과정을 거치고 고유전체를 채택하는 형태로 연구가 이루어지고 있다.For example, in 1M DRAM, the capacitor adopts a silicon oxide dielectric in a planar structure. In 4M DRAM, ONO is a stacked structure in which a silicon oxide film and a silicon nitride film are alternately stacked in a stacked structure, and in 16M DRAM, NO is a dielectric structure in which a nitride film and an oxide film are stacked in a stacked structure. In 64MDRAM, a cylinder structure is used. The NO dielectric was adopted by either adopting a NO dielectric at the top or forming a hemispherical grain (HSG) in the stacked structure. Even 256M DRAM or 1G DRAM has been studied in the form of adopting high dielectric material through the process of forming hemispherical grain in three-dimensional structure such as stack structure, cylinder structure, and capacitor on bit line (COB) structure. Getting lost.
커패시터의 구조는 기본적으로 두 개의 전극 사이에 유전체 박막이 들어있는 구조를 이루고 있으며, 그 용량은 유전체의 유전율과 대향된 전극의 면적에 비례하고 전극간의 간격, 즉, 유전체의 두께에 반비례한다.The structure of the capacitor is basically a structure in which a dielectric thin film is sandwiched between two electrodes, the capacitance of which is proportional to the dielectric constant of the dielectric and the area of the opposite electrode and inversely proportional to the spacing between the electrodes, that is, the thickness of the dielectric.
반도체제조에서 적정한 용량을 유지하기 위해 주로 연구되는 것은 대향하는 전극의 면적을 증가시키는 방법이다. 반도체장치에서 실제로 사용되어 온 커패시터의 변화 추세도 이러한 점에 주안을 둔 것이었다.In semiconductor manufacturing, what is mainly studied to maintain a proper capacity is a method of increasing the area of the opposite electrode. This trend was also focused on the changing trend of capacitors actually used in semiconductor devices.
전극의 면적을 증가시키는 하나의 방법으로는, 종래의 평면적인 형태의 커패시터 전극을 입체적으로 높이 형성하거나, 구조적인 굴곡을 주어 면적을 증가시키는 3차원적 구조의 하부전극을 개발하는 방법이 있다. 스텍트 구조, 트렌치(Trench) 구조, 실린더 구조, COB 구조 등이 모두 이런 예가 된다.One method of increasing the area of the electrode is to develop a three-dimensional lower electrode that increases the area by forming a three-dimensional high-level capacitor electrode of a conventional planar shape or giving structural bending. Stack structures, trench structures, cylinder structures, and COB structures are all examples of this.
그런데, 이러한 하부전극의 개발은 시간적인 측면에서 유리하나, 정밀한 다수 단계의 가공공정을 거쳐야 하는 것이 일반적이다. 따라서, 많은 경우에 공정의 복잡성으로 인한 비용의 증가와, 디자인 룰(Design Rule)의 한계로 실질적 적용가능성에 대한 회의적인 평가가 있었다. 또한 극히 고도로 집적화된 반도체장치에서는 이들 3차원 구조를 이용하더라도 충분하고 안정된 정전용량의 확보가 어렵다는 문제도 있었다.However, development of such a lower electrode is advantageous in terms of time, but it is generally required to go through a plurality of precise processing steps. Thus, in many cases there has been a skeptical assessment of the practical applicability due to the increased costs due to the complexity of the process and the limitations of the Design Rule. In addition, in the highly integrated semiconductor device, there is a problem that it is difficult to secure sufficient and stable capacitance even when using these three-dimensional structures.
반도체장치에서 커패시터의 전극면적을 늘리기 위한 다른 방법으로 HSG 형성과 같은 물질의 자체성질을 이용하는 방법이 있다. HSG 형성공정은, 와타나베 등이 제안한 것으로(참조문헌: SSDM '92, pp422~424, Hemispherical Grained Silicon Formation on In-Situ Phorus Doped Amorphous-Si Using The Seeding Method, H. Watanabe. et al.), 실리콘의 결정과 비결정 상태의 전이범위 온도영역에서 실리콘의 이동(Migration)에 의해 표면에너지가 가장 안정된 형태인 헤미스페리컬한 모양의 구역을 형성하는 현상을 이용한 공정이다. 그러므로, HSG 형성공정은 표면 반응성이 강한 실리콘계 가스(Si2H6, SiH4)나 막중의 실리콘이 웨이퍼 표면의 구조상의 이상부위나 일부 증착입자를 핵(Seed)으로 각각의 이상부위 주변에 돌출된 모양의 구역을 형성하는 성질을 이용하여 형성막에 다수의 돌기를 가진 거친 표면을 만들고, 따라서 표면적을 늘려 반도체장치의 커패시터의 용량을 늘리는 방법으로 사용되는 것이다.Another method for increasing the electrode area of a capacitor in a semiconductor device is to use the material's own properties such as HSG formation. The HSG formation process is proposed by Watanabe et al. (Reference: SSDM '92, pp422-424, Hemispherical Grained Silicon Formation on In-Situ Phorus Doped Amorphous-Si Using The Seeding Method, H. Watanabe. Et al.) It is a process that uses the phenomenon of forming a hemispherical shape in which the surface energy is the most stable form by the migration of silicon in the transition range temperature range of the crystal and amorphous state. Therefore, the HSG forming process is characterized in that silicon-based gas (Si 2 H 6 , SiH 4 ) with high surface reactivity or silicon in the film protrudes around each abnormal part by structural defects or some deposited particles on the wafer surface. It is used as a method of forming a rough surface having a plurality of protrusions in the formed film by using the property of forming a region having a shaped shape, and thus increasing the surface area to increase the capacitance of the capacitor of the semiconductor device.
그러나, 이러한 HSG를 이용하는 방법도 다음과 같은 문제점을 가지고 있다.However, the method using the HSG also has the following problems.
첫째, 커패시터의 하부전극이 불순물로 도핑되어 있을 때, HSG의 크기가 증가할수록 하부전극에서 밖으로 확산되는 불순물이 충분하지 않기 때문에 중간 유전체의 두께가 증가하는 효과를 가져오고 따라서 커패시턴스가 감소한다. 또한, 이러한 문제를 해결하기 위해 포클(POCl3)침적에 의해 하부전극을 강제로 도핑시킬 경우에는 오산화인(P2O5)막이 형성되어 습식식각이 필요하다. 그리고, 습식식각은 다시 HSG 돌기를 일부 감모시켜 면적증대의 효과가 반감된다. 이온주입으로 불순물을 주입하는 경우에도 충격에 의해 돌기가 감소되는 문제가 있다.First, when the lower electrode of the capacitor is doped with an impurity, as the size of the HSG increases, since the impurity diffused out of the lower electrode is not sufficient, the thickness of the intermediate dielectric increases, and thus the capacitance decreases. In addition, in order to solve this problem, when the lower electrode is forcibly doped by POCl 3 deposition, phosphorus pentoxide (P 2 O 5 ) film is formed and wet etching is required. In addition, wet etching reduces the area of HSG by partially reducing the surface area. Even when impurities are implanted by ion implantation, there is a problem in that protrusions are reduced by impact.
둘째, 웨이퍼에 하부전극의 베이스(Base)를 형성한 후, 전극표면에 HSG를 형성할 때 전극표면외에도 하부전극들 사이의 공간에 HSG가 형성되어 전극들 사이의 절연을 파괴한다. 이러한 절연파괴를 막기 위해, 하부전극들 사이의 HSG 실리콘의 브리지(Bridge)를 끊기 위한 건식식각을 실시한다. 이때, 전극표면의 HSG도 식각되므로 전극의 면적증대효과는 반감된다.Second, after forming the base of the lower electrode on the wafer, when forming the HSG on the electrode surface, HSG is formed in the space between the lower electrodes in addition to the electrode surface to destroy the insulation between the electrodes. In order to prevent such breakdown, dry etching is performed to break the bridge of HSG silicon between the lower electrodes. At this time, since the HSG of the electrode surface is also etched, the area increase effect of the electrode is halved.
셋째, 선택적 HSG 형성공정을 제외한 저압 화학기상증착(LPCVD)을 이용한 HSG 형성공정에서는 HSG가 웨이퍼 뒷면까지 형성되므로 후속 공정에서 파티클로 작용할 가능성이 많고, 이를 제거하기 위한 전면코팅과 습식식각 및 코팅제거 등의 공정이 추가되어야 한다.Third, in the HSG formation process using low pressure chemical vapor deposition (LPCVD) except the selective HSG formation process, HSG is formed to the back side of the wafer, so it is likely to act as a particle in the subsequent process, and the front coating, wet etching, and coating removal to remove it Such process should be added.
넷째, HSG 형성공정에서 가장 문제가 되는 것은 공정마진이 적은 것이다. 즉, 비정질 실리콘에서 폴리실리콘으로 이행되는 전이온도 영역에서 HSG의 형성이 이루어지므로 형성되는 HSG는 온도조절에 대한 민감성이 크고, 웨이퍼와 웨이퍼 혹은 런(RUN)과 런 사이의 크기 및 밀도 재현성이 떨어진다.Fourth, the biggest problem in the HSG formation process is low process margin. That is, since HSG is formed in the transition temperature range from amorphous silicon to polysilicon, the HSG formed is highly sensitive to temperature control, and the size and density reproducibility between the wafer and the wafer or the run and the run are poor. .
한편, 단기적으로는 DRAM에서 사용될 수 있는 유전체 재료는 어느 정도 한정된 것이고, 그 두께를 줄이는 것도 공정기술상의 한도가 있으나, 커패시터의 용량에 중요한 영향을 미치는 것이 커패시터 상부전극과 하부전극 사이의 유전체이다.On the other hand, in the short term, the dielectric material that can be used in DRAM is somewhat limited, and the thickness of the dielectric material is limited in the process technology. However, the dielectric between the capacitor upper electrode and the lower electrode has an important effect on the capacitor capacity.
반도체장치의 제조에서 유전체막으로 사용하는 물질로는 일반적인 실리콘 산화막과 실리콘 질화막이 있으며, 반도체장치에서는 이들의 단일막이나 이들 막을 조합한 N-O 혹은 0-N-O막 등을 사용하고 있다. 그리고, 최근에는 정전용량을 늘리기 위해 질화막에 비해 3배 내지 4배 큰 유전율을 가진 탄탈륨 산화물(Ta2O5) 등의 고유전체가 개발되어 사용되고 있다.Materials used as dielectric films in the manufacture of semiconductor devices include general silicon oxide films and silicon nitride films. In semiconductor devices, these single films or NO or 0-NO films in combination with these films are used. In recent years, high dielectric constants such as tantalum oxide (Ta 2 O 5 ) having a dielectric constant 3 to 4 times larger than that of nitride films have been developed and used to increase capacitance.
그러나, 폴리실리콘으로 하부전극을 형성한 후에 탄탈륨 산화물 등의 고유전체막을 형성하여 이루어지는 커패시터에 있어서는 누설전류가 생기기 쉽고 절연파괴전압이 낮아지는 문제점이 있었다.However, in a capacitor formed by forming a lower electrode of polysilicon and then forming a high dielectric film such as tantalum oxide, there is a problem in that leakage current is easily generated and insulation breakdown voltage is lowered.
한편, 누설전류 등의 문제점을 없애기 위한 방법으로 유전체 막질의 특성을 개선하기 위해 자외선 및 오존 환경의 열처리와 건조산소 열처리 공정 등의 부가적 열처리 공정이 이루어지게 된다.Meanwhile, an additional heat treatment process such as heat treatment in an ultraviolet and ozone environment and a dry oxygen heat treatment process are performed to improve the characteristics of the dielectric film as a method for eliminating problems such as leakage current.
후속 열처리 공정은 비소(As)가 도포된 상태에서 탄탈륨 산화물에 산소공극(Oxygen Vacancy)이 존재하기 때문이다. 산소공극의 밀도는 커패시터를 구동할 때 높은 누설전류 및 낮은 파괴전압(Breakdown Voltage)과도 밀접하게 연결되는 것이므로 초기 공정불량을 일으키는 원인이 된다. 열처리를 하면 탄탈륨 산화물의 산소공극을 제거하고, 또한, 탄소등과 같은 불순물도 제거할 수 있다.The subsequent heat treatment process is because oxygen vacancies (Oxygen Vacancy) is present in the tantalum oxide in the arsenic (As) is applied. Oxygen pore density is closely connected to high leakage current and low breakdown voltage when driving the capacitor, causing initial process failure. The heat treatment removes oxygen pores of tantalum oxide and also removes impurities such as carbon.
그러나, 이러한 부가적 열처리 공정이 이루어지는 경우에는 새로운 문제점이 발생한다. 이하 새로운 문제점을 도면을 참조하면서 설명하기로 한다.However, a new problem arises when such an additional heat treatment process is performed. A new problem will be described below with reference to the drawings.
도1은 종래의 반도체장치 커패시터의 한 예를 나타내는 도면이다.1 is a view showing an example of a conventional semiconductor device capacitor.
반도체기판(10)상에 콘택홀을 갖는 층간절연막(11)을 사이에 두고 상기 콘택홀을 충전하면서 하부전극(12)이 형성되어 있다. 상기 하부전극(12)상에는 실리콘 산화물인 반응물층(15)이 형성되고, 이 반응물층을 포함하여 층간절연막 위로 전면에 걸쳐 고유전율을 갖는 탄탈륨 산화물막(14)이 침적되어 있다. 탄탈륨 산화물막(14) 위로는 티타늄 질화물막(16)이 있고, 티타늄 질화물막(16) 위로는 실리콘막(18)이 형성되어 있다.The lower electrode 12 is formed on the semiconductor substrate 10 while filling the contact hole with an interlayer insulating film 11 having a contact hole interposed therebetween. A reactant layer 15 of silicon oxide is formed on the lower electrode 12, and a tantalum oxide film 14 having a high dielectric constant is deposited on the entire surface of the interlayer insulating layer including the reactant layer. A titanium nitride film 16 is disposed on the tantalum oxide film 14, and a silicon film 18 is formed on the titanium nitride film 16.
이상의 반도체장치 커패시터의 구조에서 실리콘 산화물로 이루어진 반응물층(15)은 탄탈륨 산화물막(14)을 열처리하면서 생성되는 반응물로 이루어지는 부분이다. 이 반응물층(15)은 고유전체가 아니며, 상부전극과 하부전극 사이의 유전체층의 두께를 늘리는 역할을 하게 된다. 결국, 전체 유전체층의 두께가 증가되므로 유전체층의 실질적인 두께는, 동일한 효과를 낼 수 있는 실리콘 산화막의 두께로 환산한 경우, P형으로 도핑된 실리콘 하부전극에 N-O유전막이 35Å 내지 40Å에 해당되는 것에 비해 탄탈륨 산화막을 유전체로 사용하는 경우에는 30Å 정도에 해당된다. 따라서 열처리를 하지 않는 이론상의 단일 탄탈륨 산화물막에 비해 커패시터의 정전용량의 값은 줄게 되고, 다른 유전막에 비해 별다른 장점이 없는 것으로 나타난다. 또한, 낮은 정전용량값에 의한 오동작의 문제도 발생할 수 있다.In the structure of the semiconductor device capacitor described above, the reactant layer 15 made of silicon oxide is a portion made of a reactant produced by heat treating the tantalum oxide film 14. The reactant layer 15 is not a high dielectric material and serves to increase the thickness of the dielectric layer between the upper electrode and the lower electrode. As a result, since the thickness of the entire dielectric layer is increased, the actual thickness of the dielectric layer is, in terms of the thickness of the silicon oxide film which can produce the same effect, compared to that of the NO dielectric film corresponding to 35 kV to 40 kPa in the silicon doped P-type electrode. In the case of using a tantalum oxide film as a dielectric, it corresponds to about 30 mW. Therefore, the capacitance value of the capacitor is reduced compared to the theoretical single tantalum oxide film without heat treatment, and there is no advantage over other dielectric films. In addition, a problem of malfunction due to a low capacitance value may also occur.
다른 예로서, 폴리실리콘으로 하부전극 베이스를 형성하고, 그 표면에 선택성장형 HSG 구조를 만들고, 다시 그 위에 탄탈륨 산화물등의 고유전막을 형성한 후, 상부전극으로 실리콘막 또는 티타늄 질화물막과 그 위의 실리콘막을 형성하여 반도체장치의 커패시터를 형성시키는 경우를 들 수 있다. 이때, 실리콘 하부전극 위에 유전체인 탄탈륨 산화물로 막을 형성하고 비소를 침적시킨 상태에서, 누전가능성이 많은 유전체 막질의 특성을 개선하기 위해 자외선 및 오존 환경의 열처리 혹은 건조산소 열처리 공정을 진행시킨다. 하부전극용으로 사용된 도핑된 실리콘막과 탄탈륨 산화물막 사이의 반응으로 인하여 하부전극용 실리콘막과 탄탈륨 산화물막 사이에 실리콘 산화물이라는 반응물층이 생성된다. 따라서, 이러한 경우에도 반응물층의 유전율이 탄탈륨 산화물에 비해 낮고, 유전체의 두께는 증가되므로 정전용량을 떨어뜨리는 문제가 발생된다.As another example, a lower electrode base is formed of polysilicon, a selective growth type HSG structure is formed on the surface thereof, and a high dielectric film such as tantalum oxide is formed thereon, and then a silicon film or a titanium nitride film and the upper electrode are formed thereon. And a silicon film for forming a capacitor of a semiconductor device. At this time, in the state in which a film is formed of tantalum oxide as a dielectric on the silicon lower electrode and arsenic is deposited, heat treatment in a UV or ozone environment or a dry oxygen heat treatment process is performed to improve the characteristics of the dielectric film having a high possibility of leakage. Due to the reaction between the doped silicon film and the tantalum oxide film used for the lower electrode, a reactant layer called silicon oxide is formed between the silicon film for the lower electrode and the tantalum oxide film. Therefore, even in this case, the dielectric constant of the reactant layer is lower than that of tantalum oxide, and the thickness of the dielectric material is increased, thereby causing a problem of lowering the capacitance.
또한, 탄탈륨 산화물 유전체막 커패시터에서 하부전극은 실리콘을, 상부전극은 티타늄 등의 질화물, 실리콘 화합물과 실리콘을 차례로 적층하여 사용할 경우, 커패시터에 동작전압을 인가하면 안정된, 최대 정전용량값에 대한 최소 정전용량값의 비가 안정되게 확보되어야 하나, 상부전극쪽에 전위가 낮은 역전압의 경우 실리콘 하부전극 표면에서는 전자 소진(Electron Depletion) 영역이 증가하기 때문에 순방향 전압인 경우에 비해 정전용량이 감소되며, 이러한 차이가 클수록 커패시터의 신뢰성 저하를 유발시키는 문제가 있었다. 따라서 하부전극의 저항값을 낮출 필요가 있었다.In the tantalum oxide dielectric film capacitors, when the lower electrode is stacked with silicon, the upper electrode is nitride such as titanium, and the silicon compound and silicon are sequentially stacked, when the operating voltage is applied to the capacitor, the minimum capacitance to the maximum capacitance value is stable. The ratio of the capacitance should be secured, but in the case of reverse voltage with low potential on the upper electrode side, the electrostatic depletion region increases on the silicon lower electrode surface, which reduces the capacitance compared to the forward voltage. The larger the problem was, the less the reliability of the capacitor was caused. Therefore, it was necessary to lower the resistance value of the lower electrode.
본 발명의 목적은, 실리콘 하부전극 위에 탄탈륨 산화물과 같은 고유전체 금속화합물을 개재시키고 다시 그 위에 상부전극을 형성시켜 이루어지는 반도체장치 커패시터에 있어서, 금속화합물의 열처리로 인하여 그 주변의 실리콘 등이 산화되어 전체 유전체의 두께가 증가하고 정전용량이 감소하는 기존의 반도체장치 커패시터의 제조상 문제점을 해결할 수 있는 반도체장치의 커패시터 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capacitor formed by interposing a high dielectric metal compound such as tantalum oxide on a silicon lower electrode and then forming an upper electrode thereon. An object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device, which can solve a manufacturing problem of a conventional semiconductor device capacitor in which the thickness of the entire dielectric is increased and the capacitance is decreased.
도1은 종래의 반도체장치 커패시터의 한 예를 나타내는 도면이다.1 is a view showing an example of a conventional semiconductor device capacitor.
도2는 본 발명의 일실시예에 따라 반도체장치의 커패시터를 형성하는 과정에서 반도체 기판에 콘택 홀을 갖는 층간절연막 위로 제 1 도체막을 적층한 후, 포토레지스트를 웨이퍼 전면에 도포시킨 상태를 나타내는 도면이다.FIG. 2 is a view showing a state in which a photoresist is applied to the entire surface of a wafer after laminating a first conductor film on an interlayer insulating film having contact holes on a semiconductor substrate in the process of forming a capacitor of a semiconductor device according to an embodiment of the present invention. to be.
도3은 하부전극을 형성하는 과정의 하나로, 도2의 상태에서 포토레지스트를 하부전극 패턴에 따라 노광시켜 현상함으로써 포토레지스트 패턴을 형성한 상태를 나타내는 도면이다.FIG. 3 is a view showing a state in which a photoresist pattern is formed by exposing and developing a photoresist according to a lower electrode pattern in the state of FIG.
도4는 도3의 상태에서 하부전극의 패턴을 가지는 포토레지스트를 식각마스크로 식각하여 제 1 도체막으로 이루어진 하부전극을 형성한 상태를 나타내는 도면이다.FIG. 4 is a view illustrating a state in which a lower electrode made of a first conductor layer is formed by etching a photoresist having a pattern of a lower electrode with an etching mask in the state of FIG. 3.
도5는 도4의 상태에서 포토레지스트 패턴을 제거하고, 하부전극 표면에 HSG(Hemispherical Grain)를 형성한 상태를 나타내는 도면이다.FIG. 5 is a diagram illustrating a state in which a photoresist pattern is removed in the state of FIG. 4, and HSG (Hemispherical Grain) is formed on the lower electrode surface.
도6은 HSG가 형성된 하부전극 표면에 텅스텐이나 티타늄 금속을 스퍼터링혹은 화학기상증착를 이용하여 얇게 적층시킨 상태를 나타내는 도면이다.FIG. 6 is a view showing a state in which tungsten or titanium metal is thinly laminated on the surface of the lower electrode on which the HSG is formed by sputtering or chemical vapor deposition.
도7은 도6의 상태에서 열처리를 함으로써 하부전극 표면에 금속 실리사이드(Silicide)를 형성하고, 습식식각으로 하부전극 주변의 실리사이드화가 이루어지지 않은 잔류 금속을 제거하여 커패시터의 최종적 하부전극을 형성한 상태를 나타내는 도면이다.FIG. 7 is a state in which a metal silicide is formed on a surface of a lower electrode by performing heat treatment in the state of FIG. 6, and a final lower electrode of a capacitor is formed by removing residual metal that is not silicided around the lower electrode by wet etching. It is a figure which shows.
도8은 본 발명의 다른 실시예를 통해, 도핑된 실리콘 재질로 실린더형 하부전극을 형성시키고, 도5에서 도7까지의 과정을 거쳐서 실린더형 하부전극 표면에 금속 실리사이드를 형성한 상태를 나타내는 도면이다.8 is a view showing a state in which a cylindrical lower electrode is formed of a doped silicon material and metal silicide is formed on the surface of the cylindrical lower electrode through the process of FIGS. 5 to 7 through another embodiment of the present invention. to be.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
10: 반도체기판 11, 22: 층간절연막10: semiconductor substrate 11, 22: interlayer insulating film
12: 하부전극 14: 탄탈륨 산화물막12: lower electrode 14: tantalum oxide film
15: 반응물층 16: 티타늄 질화물막15: reactant layer 16: titanium nitride film
18: 실리콘막 23: 제 1 도체막18: silicon film 23: first conductor film
24: 포토레지스트 25: 포토레지스트 패턴24: photoresist 25: photoresist pattern
26, 36: 하부전극 27: HSG(Hemispherical Grain)26, 36: lower electrode 27: HSG (Hemispherical Grain)
28: 금속막 29, 39: 실리사이드(Silicide)28: metal film 29, 39: silicide
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 커패시터 제조방법은, 반도체기판 위로 실리콘 하부전극을 형성시키는 단계, 상기 하부전극 위에 고유전체 물질을 적층시키는 단계, 상기 고유전체 물질을 열처리 하는 단계, 상기 고유전체 물질 위로 상부전극을 형성시키는 각 단계를 구비하는 반도체장치의 커패시터 제조방법에 있어서, 상기 하부전극 위에 고유전체 물질을 적층시키기 전에 열처리에 의해 유전체로 변성되지 않는 물질층을 형성하는 단계가 더 구비되는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method comprising: forming a silicon lower electrode on a semiconductor substrate, laminating a high dielectric material on the lower electrode, heat treating the high dielectric material, In the method of manufacturing a capacitor of a semiconductor device having each step of forming an upper electrode over the high dielectric material, the step of forming a material layer that is not modified into a dielectric by heat treatment before laminating a high dielectric material on the lower electrode It is characterized in that it is further provided.
본 발명에서 고유전체 물질은 탄탈륨 산화물과 같은 금속산화물인 경우가 많다. 이들의 경우 열처리의 필요성이 많기 때문이다.In the present invention, the high dielectric material is often a metal oxide such as tantalum oxide. This is because there is a great need for heat treatment in these cases.
또한, 본 발명에서 하부전극은 대전면적을 늘이기 위해 복잡한 스텍트구조를 가질 수도 있고, HSG가 형성된 표면을 가지는 것도 바람직하다.In addition, in the present invention, the lower electrode may have a complicated stack structure in order to increase the charge area, and preferably have a surface on which the HSG is formed.
HSG를 형성할 경우에는 고진공 챔버에서 실리콘계 가스를 사용하여 결정성장을 위한 핵을 형성한 후, 700℃ 내지 1000℃로 원소이동을 이용하는 방법이 적합하다.In the case of forming HSG, a method of forming elemental nuclei for crystal growth using silicon-based gas in a high vacuum chamber is preferred.
HSG 외에도 실리콘 하부전극을 형성한 후, 700℃이상의 고온 열처리 및 포클가스(POCl3)를 침적시켜 표면거칠기, 즉, 표면적을 증대시키는 방법도 쓸 수 있다.In addition to HSG, after forming the silicon lower electrode, a method of increasing the surface roughness, that is, the surface area by depositing high temperature heat treatment at 700 ° C. or higher and POCl 3 may be used.
본 발명에서 상부전극은 직접 실리콘으로 형성하는 것보다는 티타늄이나 텅스텐, 이들의 질화물이나 실리콘 화합물로 중간막을 형성한 후, 실리콘 재질로 형성하는 것이 바람직하다.In the present invention, the upper electrode is preferably formed of a silicon material after the intermediate film is formed of titanium or tungsten, a nitride or a silicon compound thereof, rather than directly formed of silicon.
그리고, 열처리에 의해 유전체로 변성이 되지 않는 물질로는 금속 실리사이드를 들 수 있는데, 금속 실리사이드를 형성하기 위해 물리적 혹은 화학적으로 침적되는 금속으로는 기존 반도체장치의 제조에서 사용되는 텅스텐(W)이나 티타늄(Ti) 등을 사용하는 것이 일반적이고 그 두께는 1000Å이하로 형성하는 것이 바람직하다. 그 밖에도 유전막으로 티타늄, 알미늄, 비스무트, 바륨, 주석, 크롬, 망간, 테르비움 등의 산화막을 사용할 수 있다. 금속의 침적 후에 하부전극의 불순물 활성화와 금속 실리사이드화를 위해서는 공정처리온도는 500℃ 내지 1000℃가 적합하다.In addition, a metal silicide may be used as a material that does not denature into a dielectric material by heat treatment. Tungsten (W) or titanium, which is used in the manufacture of a conventional semiconductor device, may be a metal that is physically or chemically deposited to form the metal silicide. It is common to use (Ti) etc., and it is preferable to form the thickness below 1000 kPa. In addition, an oxide film such as titanium, aluminum, bismuth, barium, tin, chromium, manganese, or terbium may be used as the dielectric film. The process temperature is preferably 500 ° C. to 1000 ° C. for impurity activation and metal silicide of the lower electrode after metal deposition.
한편, 본 발명에서 금속 실리사이드를 형성하는 경우, 하부전극 상면에만 금속이 침적되는 것이 아니고 웨이퍼 전면에 침적되므로 전극과 전극 사이의 공간에서 침적된 금속이 전극 사이의 절연을 파괴할 가능성이 있다. 그러므로 하부전극 상부에 금속 실리사이드가 형성된 경우에는 다음 공정에서 전극들 사이에 침적된 금속을 제거할 수 있는 공정을 준비해야 한다. 이때, 흔히 사용할 수 있는 방법으로 황산에 의한 습식식각을 들 수 있다. 황산을 작용시킬 경우 하부전극 상부에는 실리사이드가 형성되어 침식에 강하지만 하부전극 사이에 침적된 금속은 황산에 쉽게 제거된다. 따라서, 금속 실리사이드를 형성하고 하부전극 사이의 금속을 제거하는 것은 일종의 실리사이드(Salicide: Self Aligned Silicide) 공정이라고 할 수 있다.On the other hand, in the case of forming the metal silicide in the present invention, the metal is not deposited only on the upper surface of the lower electrode, but is deposited on the entire surface of the wafer, so that the metal deposited in the space between the electrode and the electrode may destroy the insulation between the electrodes. Therefore, when metal silicide is formed on the lower electrode, it is necessary to prepare a process for removing the metal deposited between the electrodes in the next process. In this case, a wet etching by sulfuric acid may be mentioned as a commonly used method. When sulfuric acid is reacted, silicide is formed on the lower electrode to resist erosion, but metal deposited between the lower electrodes is easily removed by sulfuric acid. Accordingly, forming the metal silicide and removing the metal between the lower electrodes may be a kind of a salicide (self-aligned silicide) process.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도2는 본 발명의 실시예의 하나에 따라 반도체장치의 커패시터를 형성하는 과정에서 반도체 기판(10)에 콘택 홀을 갖는 층간절연막(22) 위로 제 1 도체막(23)을 적층한 후, 포토레지스트를 웨이퍼 전면에 도포시킨 상태를 나타내는 도면이다.FIG. 2 is a photoresist layer formed after stacking a first conductor film 23 on an interlayer insulating film 22 having a contact hole in a semiconductor substrate 10 in the process of forming a capacitor of a semiconductor device according to one embodiment of the present invention. Is a view showing a state in which the coating is applied to the entire wafer surface.
이때 제 1 도체막(23)의 형성과 함께 상기 콘택 홀의 충전이 이루어진다. 제 1 도체막(23)은 불순물이 첨가된 폴리실리콘이나 비정질 실리콘 재질로 이루어지고, 포토레지스트(24)는 커패시터의 하부전극의 패턴형성을 위한 포토리소그래피를 위한 것이다.At this time, the contact hole is filled with the formation of the first conductor film 23. The first conductor layer 23 is made of polysilicon or an amorphous silicon material to which impurities are added, and the photoresist 24 is for photolithography for pattern formation of the lower electrode of the capacitor.
도3은 하부전극을 형성하는 과정의 하나로, 도2의 상태에서 포토레지스트(24)를 하부전극 패턴에 따라 노광시켜 현상함으로써 포토레지스트 패턴(25)을 형성한 상태를 나타내는 도면이다.FIG. 3 is a diagram illustrating a process of forming a lower electrode, in which the photoresist pattern 25 is formed by exposing and developing the photoresist 24 according to the lower electrode pattern in the state of FIG. 2.
도4는 도3의 상태에서 하부전극의 패턴을 가지는 포토레지스트 패턴(25)을 식각마스크로 식각하여 제 1 도체막으로 이루어진 하부전극(26)을 형성한 상태를 나타내는 도면이다.FIG. 4 is a view illustrating a state in which the lower electrode 26 made of the first conductor layer is formed by etching the photoresist pattern 25 having the pattern of the lower electrode in the state of FIG. 3 with an etching mask.
도5는 도4의 상태에서 포토레지스트 패턴(25)을 제거하고, 하부전극(26) 표면에 HSG(27)를 형성한 상태를 나타내는 도면이다.FIG. 5 is a view showing a state in which the photoresist pattern 25 is removed in the state of FIG. 4 and the HSG 27 is formed on the surface of the lower electrode 26.
이때, 잔존하는 포토레지스트 패턴은 스트리핑이나 애쉬(Ash)를 통해 제거된다. 또한, HSG는 열벽방식의 공정로에서 계속 실리콘계 가스를 공급하여 형성시킬 수도 있으나, 초기 결정핵을 만드는 짧은 시간동안만 실리콘계 가스를 공급하고 이후에는 700℃ 내지 1000℃에서 열처리하여 제 1 도체막의 실리콘 원자가 이동(Migration)에 의해 HSG를 형성하는 선택성장형 HSG 방식을 채택하는 것이 바람직하다. 이 과정은 커패시터의 대전면적을 늘려서 유전체적 요소 외로 정전용량을 향상시키기 위한 것이다.At this time, the remaining photoresist pattern is removed through stripping or ash. In addition, the HSG may be formed by continuously supplying a silicon-based gas in a hot-walled process furnace, but supplying the silicon-based gas only for a short time to form an initial crystal nucleus, and then heat-treating at 700 ° C. to 1000 ° C., so that the silicon of the first conductor film is It is desirable to adopt a selective growth HSG method in which HSG is formed by valence migration. This process is to increase the charge area of the capacitor to improve the capacitance outside the dielectric element.
도6은 HSG(27)가 형성된 하부전극(26) 표면에 텅스텐이나 티타늄 금속막(28)을 스퍼터링혹은 화학기상증착(CVD)를 이용하여 얇게 적층시킨 상태를 나타내는 도면이다.FIG. 6 is a view showing a state in which a tungsten or titanium metal film 28 is thinly laminated by sputtering or chemical vapor deposition (CVD) on the surface of the lower electrode 26 on which the HSG 27 is formed.
도7은 도6의 상태에서 열처리를 함으로써 하부전극(26) 표면에 금속 실리사이드(29)를 형성하고, 습식식각으로 하부전극 주변의 실리사이드화가 이루어지지 않은 잔류 금속을 제거하여 커패시터의 최종적 하부전극을 형성한 상태를 나타내는 도면이다.FIG. 7 shows a metal silicide 29 formed on the surface of the lower electrode 26 by performing heat treatment in the state of FIG. 6, and removes residual metal that has not been silicided around the lower electrode by wet etching to remove the final lower electrode of the capacitor. It is a figure which shows the state which formed.
이때, 습식식각은 황산을 이용하고, 실리사이드가 이루어지지 않은 하부전극 주변의 금속들이 선택적으로 제거된다.In this case, wet etching is performed using sulfuric acid, and metals around the lower electrode which is not silicided are selectively removed.
도8은 본 발명의 다른 실시예를 통해 도핑된 실리콘 재질로 실린더형 하부전극(36)을 형성시키고, 도5에서 도7까지의 과정을 거쳐서 실린더형 하부전극 표면에 금속 실리사이드(39)를 형성한 상태를 나타내는 도면이다.FIG. 8 illustrates a cylindrical lower electrode 36 made of a doped silicon material according to another embodiment of the present invention, and metal silicide 39 is formed on the surface of the cylindrical lower electrode through the processes of FIGS. It is a figure which shows one state.
이후, 반도체장치의 커패시터소자를 완성하기 위해서 완성된 하부전극 위로 고유전체인 탄탈륨 산화물로 유전체막을 형성시키고, 막질을 향상시키기 위해 열처리를 하게 된다. 이때, 하부전극의 표면은 이미 실리사이드화가 이루어진 것이므로 열처리에 의한 하부전극의 산화, 즉, 유전막 두께의 증가가 억제된다.Subsequently, in order to complete the capacitor device of the semiconductor device, a dielectric film is formed of tantalum oxide, which is a high dielectric material, on the completed lower electrode, and heat treatment is performed to improve film quality. At this time, since the surface of the lower electrode is already silicided, oxidation of the lower electrode by heat treatment, that is, an increase in the thickness of the dielectric film is suppressed.
그리고, 유전체막 위에 커패시터 상부전극을 형성시키게 된다. 상부전극은 직접 실리콘 재질로 이루어지기 전에 티타늄이나 텅스텐, 이들의 질화물이나 실리콘 화합물로 중간막을 형성한 후, 실리콘 재질을 적층하는 방법을 사용한다.Then, the capacitor upper electrode is formed on the dielectric film. Before the upper electrode is directly made of silicon, an intermediate layer is formed of titanium or tungsten, nitrides or silicon compounds thereof, and then a silicon material is laminated.
따라서, 본 발명의 방법에 의하면 반도체장치 커패시터의 제조에 있어서 하부전극의 실리콘 성분이 후속되는 탄탈륨 산화물 유전체막의 열처리 과정에서 산화되어 전체 유전체막을 두껍게 하고 정전용량을 감소시키는 현상을 방지할 수 있다는 이점이 있다.Therefore, according to the method of the present invention, in the fabrication of semiconductor device capacitors, the silicon component of the lower electrode is oxidized during the subsequent heat treatment of the tantalum oxide dielectric film to prevent the phenomenon of thickening the entire dielectric film and reducing the capacitance. have.
또한, 본 발명의 방법에 의하면 최대 정전용량값에 대한 최소 정전용량값의 비율을 향상시킬 수 있다.In addition, according to the method of the present invention, the ratio of the minimum capacitance value to the maximum capacitance value can be improved.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.Although the present invention has been described in detail only with respect to the described embodiments, it will be apparent to those skilled in the art that various modifications and variations are possible within the technical scope of the present invention, and such modifications and modifications are within the scope of the appended claims.
Claims (10)
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970004670A KR100259039B1 (en) | 1997-02-17 | 1997-02-17 | Capacitor maunfacturing method of semi-conductor device |
| TW086109564A TW350117B (en) | 1997-02-17 | 1997-07-08 | Method for manufacturing capacitor of semiconductor device |
| JP10007699A JP2939220B2 (en) | 1997-02-17 | 1998-01-19 | Method for manufacturing capacitor in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970004670A KR100259039B1 (en) | 1997-02-17 | 1997-02-17 | Capacitor maunfacturing method of semi-conductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980068182A true KR19980068182A (en) | 1998-10-15 |
| KR100259039B1 KR100259039B1 (en) | 2000-06-15 |
Family
ID=19497170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970004670A KR100259039B1 (en) | 1997-02-17 | 1997-02-17 | Capacitor maunfacturing method of semi-conductor device |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2939220B2 (en) |
| KR (1) | KR100259039B1 (en) |
| TW (1) | TW350117B (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100574473B1 (en) * | 1998-12-30 | 2007-12-07 | 주식회사 하이닉스반도체 | Capacitor Manufacturing Method of Semiconductor Device_ |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3233113B2 (en) | 1998-11-11 | 2001-11-26 | 日本電気株式会社 | Method for manufacturing semiconductor device |
| US6764916B1 (en) | 1999-03-23 | 2004-07-20 | Hitachi Kokusai Electric Inc. | Manufacturing method for semiconductor device |
| KR100541700B1 (en) * | 1999-10-28 | 2006-01-12 | 주식회사 하이닉스반도체 | Capacitor forming method |
| KR20040006499A (en) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | Method of making cell capacitor of dram and mdl device |
| FR2871935A1 (en) | 2004-06-18 | 2005-12-23 | St Microelectronics Crolles 2 | INTEGRATED CIRCUIT COMPRISING A METAL ELECRODES CAPACITOR AND METHOD OF MANUFACTURING SUCH CAPACITOR |
| JP4524687B2 (en) * | 2007-01-15 | 2010-08-18 | エルピーダメモリ株式会社 | Semiconductor device |
| JP2010212492A (en) * | 2009-03-11 | 2010-09-24 | Tokyo Electron Ltd | Method of manufacturing semiconductor device |
| US9159551B2 (en) * | 2009-07-02 | 2015-10-13 | Micron Technology, Inc. | Methods of forming capacitors |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151751A (en) * | 1992-11-13 | 1994-05-31 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
-
1997
- 1997-02-17 KR KR1019970004670A patent/KR100259039B1/en not_active IP Right Cessation
- 1997-07-08 TW TW086109564A patent/TW350117B/en active
-
1998
- 1998-01-19 JP JP10007699A patent/JP2939220B2/en not_active Expired - Lifetime
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| KR100574473B1 (en) * | 1998-12-30 | 2007-12-07 | 주식회사 하이닉스반도체 | Capacitor Manufacturing Method of Semiconductor Device_ |
Also Published As
| Publication number | Publication date |
|---|---|
| TW350117B (en) | 1999-01-11 |
| JPH10233493A (en) | 1998-09-02 |
| KR100259039B1 (en) | 2000-06-15 |
| JP2939220B2 (en) | 1999-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |