KR19980063150A - Manufacturing method of ferroelectric memory cell - Google Patents
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Abstract
본 발명은 강유전체 메모리 셀의 제조방법에 관한 것으로, 본 발명의 목적은 워드라인의 저항을 낮출 수 있는 강유전체 메모리 셀의 제조방법을 제공함에 있다. 이러한 강유전체 메모리 셀의 제조방법은 반도체 기판상에 국부산화공정에 의해 활성영역과 비활성영역을 정의하여, 상기 비활성영역상에 필드 옥사이드를 형성하는 과정과; 상기 활성영역상에 씨모오스 공정에 의해 트랜지스터를 형성하는 과정과; 상기 트랜지스터의 드레인영역상에 형성되는 호울을 통하여 연결되는 비트라인을 형성하는 과정과; 상기 결과물상에 제1층간절연막을 도포한후 상기 트랜지스터의 소오스영역상에 노드 콘택을 형성하는 과정과; 상기 노드 콘택을 통하여 연결되는 하부전극을 도포하는 과정과; 상기 하부전극상에 강유전체막과 상부전극을 순차적으로 도포한후 패터닝하는 과정과; 상기 상하부전극과 강유전체막으로 이루어진 커패시터의 측벽에 스페이서를 형성하는 과정과; 상기 상부전극의 일부와 상기 스페이서를 감싸는 플레이트라인 패드를 형성하는 과정과; 상기 결과물 전면에 절연물질을 도포한 후 평탄화하여 제2층간절연막을 형성하는 과정과; 상기 제2층간절연막상에 형성되는 메탈콘택을 통하여 상기 트랜지스터의 게이트와 연결되는 스트래핑라인을 형성하는 과정을 포함하는 것을 특징으로 한다.The present invention relates to a method of manufacturing a ferroelectric memory cell, and an object of the present invention is to provide a method of manufacturing a ferroelectric memory cell that can lower the resistance of the word line. The method of manufacturing a ferroelectric memory cell includes the steps of defining an active region and an inactive region by a local oxidation process on a semiconductor substrate to form a field oxide on the inactive region; Forming a transistor on the active region by a CMOS process; Forming a bit line connected through a hole formed on a drain region of the transistor; Forming a node contact on a source region of the transistor after applying a first interlayer insulating film on the resultant material; Applying a lower electrode connected through the node contact; Sequentially coating a ferroelectric film and an upper electrode on the lower electrode and then patterning the ferroelectric layer and the upper electrode; Forming a spacer on sidewalls of the capacitor including the upper and lower electrodes and the ferroelectric film; Forming a plate line pad surrounding a portion of the upper electrode and the spacer; Forming a second interlayer insulating film by applying an insulating material to the entire surface of the resultant and then planarizing the insulating material; And forming a strapping line connected to the gate of the transistor through a metal contact formed on the second interlayer insulating layer.
Description
본 발명은 강유전체 메모리 셀의 제조방법에 관한 것으로, 특히 고집적화에 따른 워드라인 저항을 감소시킬 수 있는 강유전체 메모리 셀의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a ferroelectric memory cell, and more particularly to a method of manufacturing a ferroelectric memory cell that can reduce the word line resistance due to high integration.
통상적으로 가해지는 내부전압에 대해 쌍극의 반전가능한 강유전체 재료를 사용하는 불휘발성 메모리 예컨데 강유전체 메모리는 기입시(Write-in time) 정보와 독출시(Read-out time) 정보가 동일하다. 게다가 데이타 상태는 가해지는 전압이 없다면 그대로 데이타를 유지할 수 있다. 전형적인 강유전체 메모리 셀의 등가회로도를 도시한 도 1에서 처럼, 강유전체 메모리 셀은 엔형 모오스 트랜지스터 TR1와 커패시터 C1으로 구성된다. 상기 엔형 모오스 트랜지스터 TR1의 게이트는 워드라인 WL과 접속되고, 드레인은 비트라인 BL과 접속되며, 소오스는 상기 커패시터 C1의 한 전극에 접속된다. 이 커패시터 C1의 타 전극은 플레이트 라인 PL에 접속된다. 이러한 강유전체 메모리의 집적도가 높아짐에 따라 워드라인 WL의 저항증가로 디바이스의 스피드가 감소되므로 이의 개선이 필요하다. 이의 개선을 위해 로우 디코더의 수를 증가시켜 어드레스의 선택시간을 줄이는 방법이 있지만 이 방법은 로우 디코더의 수 증대에 의한 칩 사이즈의 증가 및 패키지 핀의 수의 증대라는 문제점을 가지고 있다. 또한 워드라인 WL의 저항증가로 인해 메모리 셀에 기입되거나 독출되는 데이타의 신뢰도가 떨어질 수도 있다는 문제점도 있다.Nonvolatile memories that typically use bipolar invertible ferroelectric materials with respect to an applied internal voltage. For example, a ferroelectric memory has the same write-in time information and read-out time information. In addition, data states can maintain data as long as no voltage is applied. As shown in FIG. 1, which shows an equivalent circuit diagram of a typical ferroelectric memory cell, the ferroelectric memory cell is composed of an N-type transistor TR1 and a capacitor C1. The gate of the N-type transistor TR1 is connected to the word line WL, the drain is connected to the bit line BL, and the source is connected to one electrode of the capacitor C1. The other electrode of this capacitor C1 is connected to the plate line PL. As the density of the ferroelectric memory increases, the device speed decreases due to the increase in the resistance of the word line WL. To improve this, there is a method of reducing the selection time of an address by increasing the number of row decoders. However, this method has a problem of increasing the chip size and the number of package pins by increasing the number of row decoders. In addition, an increase in the resistance of the word line WL may reduce the reliability of data written to or read from a memory cell.
전술한 문제점을 해결하기 위한 본 발명의 목적은 로우 디코더의 수의 증가없이도 워드라인의 저항을 낮출 수 있는 강유전체 메모리 셀의 제조방법을 제공함에 있다.An object of the present invention to solve the above-described problem is to provide a method of manufacturing a ferroelectric memory cell that can lower the resistance of the word line without increasing the number of row decoder.
본 발명의 다른 목적은 메모리 셀의 신뢰성을 향상시킬 수 있는 강유전체 메모리 셀의 제조방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a ferroelectric memory cell that can improve the reliability of the memory cell.
도 1은 일반적인 강유전체 메모리 셀의 등가회로도이고,1 is an equivalent circuit diagram of a typical ferroelectric memory cell,
도 2 내지 도 6은 본 발명의 실시예에 따라 구현되는 강유전체 메모리 셀의 순차적인 공정단면도들이다.2 through 6 are sequential process cross-sectional views of ferroelectric memory cells implemented in accordance with an embodiment of the present invention.
전술한 목적을 달성하기 위한 강유전체 메모리 셀의 제조방법은 반도체 기판상에 국부산화공정에 의해 활성영역과 비활성영역을 정의하여, 상기 비활성영역상에 필드 옥사이드를 형성하는 과정과; 상기 활성영역상에 씨모오스 공정에 의해 트랜지스터를 형성하는 과정과; 상기 트랜지스터의 드레인영역상에 형성되는 호울을 통하여 연결되는 비트라인을 형성하는 과정과; 상기 결과물상에 제1층간절연막을 도포한후 상기 트랜지스터의 소오스영역상에 노드 콘택을 형성하는 과정과; 상기 노드 콘택을 통하여 연결되는 하부전극을 도포하는 과정과; 상기 하부전극상에 강유전체막과 상부전극을 순차적으로 도포한후 패터닝하는 과정과; 상기 상하부전극과 강유전체막으로 이루어진 커패시터의 측벽에 스페이서를 형성하는 과정과; 상기 상부전극의 일부와 상기 스페이서를 감싸는 플레이트라인 패드를 형성하는 과정과; 상기 결과물 전면에 절연물질을 도포한 후 평탄화하여 제2층간절연막을 형성하는 과정과; 상기 제2층간절연막상에 형성되는 메탈콘택을 통하여 상기 트랜지스터의 게이트와 연결되는 스트래핑라인을 형성하는 과정을 포함하는 것을 특징으로 한다.A method of manufacturing a ferroelectric memory cell for achieving the above object includes the steps of defining an active region and an inactive region by a local oxidation process on a semiconductor substrate, thereby forming a field oxide on the inactive region; Forming a transistor on the active region by a CMOS process; Forming a bit line connected through a hole formed on a drain region of the transistor; Forming a node contact on a source region of the transistor after applying a first interlayer insulating film on the resultant material; Applying a lower electrode connected through the node contact; Sequentially coating a ferroelectric film and an upper electrode on the lower electrode and then patterning the ferroelectric layer and the upper electrode; Forming a spacer on sidewalls of the capacitor including the upper and lower electrodes and the ferroelectric film; Forming a plate line pad surrounding a portion of the upper electrode and the spacer; Forming a second interlayer insulating film by applying an insulating material to the entire surface of the resultant and then planarizing the insulating material; And forming a strapping line connected to the gate of the transistor through a metal contact formed on the second interlayer insulating layer.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, it should be noted that like elements and parts in the drawings represent the same numerals wherever possible.
도 2 내지 도 6는 본 발명의 실시예에 따라 구현되는 강유전체 커패시터와 엔형 모오스 트랜지스터로 구성되는 강유전체 메모리 셀의 공정단면도이다.2 through 6 are process cross-sectional views of a ferroelectric memory cell including a ferroelectric capacitor and an N-type MOS transistor implemented according to an embodiment of the present invention.
도 2를 참조하면, 반도체 기판(101)상에 국부산화공정(LOCOS)에 의해 활성영역과 비활성영역을 구분하여, 이 비활성영역상에 필드 옥사이드(102)를 형성하고, 상기 활성영역상에는 게이트 옥사이드(103)을 개재하여 게이트 전극(104)이 형성된다. 그리고 상기 게이트 전극(104)을 감싸는 절연층(105)은 타배선과의 절연을 위한 것이다. 상기 게이트 전극(104)을 이용한 셀프얼라인공정을 통하여 형성되는 고농도의 엔형 불순물영역들은 각기 드레인영역(106B)과 소오스영역들(106A,106C)을 나타낸 것이다. 상기 결과물 전면에 절연층(107)을 도포한다. 이어 상기 드레인영역(106B)은 콘택호울(108)을 통하여 비트라인(109)과 연결된다. 이러한 결과물상에 절연층(110)을 도포한후 평탄화(예컨데 CMP공정) 시킨다.Referring to FIG. 2, an active region and an inactive region are divided by a local oxidation process (LOCOS) on a semiconductor substrate 101 to form a field oxide 102 on the inactive region, and a gate oxide on the active region. The gate electrode 104 is formed through the 103. The insulating layer 105 surrounding the gate electrode 104 is for insulation from another wiring. The high concentration of Y-type impurity regions formed through the self-alignment process using the gate electrode 104 represents the drain region 106B and the source regions 106A and 106C, respectively. The insulating layer 107 is coated on the entire surface of the resultant product. The drain region 106B is then connected to the bit line 109 through a contact hole 108. The insulating layer 110 is coated on the resultant and then planarized (for example, a CMP process).
도 3을 참조하면, 포토 및 식각 공정을 이용하여 상기 소오스영역들(106A, 106C)상에 노드 콘택(111)을 형성한후 이 콘택을 필링(Filling)한다.Referring to FIG. 3, a node contact 111 is formed on the source regions 106A and 106C by using a photo and etching process, and then the contact is filled.
도 4를 참조하면, 상기 콘택(111)상에 접착층(112)을 도포한후 하부전극(113)과 강유전체막(114) 및 상부전극(115)을 순차적으로 도포하여 패터닝한다.이어 이 결과물 전면에 절연물질을 도포한후 건식식각하여 커패시터(하부전(113)과 강유전체막(114) 및 상부전극(115)으로 이루어진 물질)의 측벽에 스페이서(116A, 116C)를 형성한다.Referring to FIG. 4, after applying the adhesive layer 112 on the contact 111, the lower electrode 113, the ferroelectric film 114, and the upper electrode 115 are sequentially coated and patterned. The insulating material is applied to the insulating material and then dry-etched to form the spacers 116A and 116C on the sidewalls of the capacitor (a material consisting of the lower charge 113, the ferroelectric film 114, and the upper electrode 115).
도 5를 참조하면, 상기 상부전극(115)의 일부와 상기 스페이서(116A,116C)에 걸쳐 도포되는 플레이트라인 패드(117)을 형성한후 절연물질을 도포한다. 이어 평탄화하여 층간절연막(118)을 형성한다. 포토 및 식각을 통하여 제1메탈 콘택을 형성하고, 이와 동시에 메모리 셀영역의 게이트전극(104)과 연결되는 워드라인에도 콘택이 형성되어 스트래핑라인(119)이 형성되며, 이 라인(119)을 통해 상기 워드라인과 연결된다. 이어서 층간절연막(120)을 도포한후 평탄화시킨다.Referring to FIG. 5, a plate line pad 117 is formed on a portion of the upper electrode 115 and the spacers 116A and 116C, and then an insulating material is applied. Subsequently, the interlayer insulating film 118 is formed by planarization. A first metal contact is formed through photo and etching, and at the same time, a contact is formed on a word line connected to the gate electrode 104 of the memory cell region to form a strapping line 119. It is connected to the word line. Subsequently, the interlayer insulating film 120 is coated and then planarized.
도 6을 참조하면, 상기 층간절연막(120)상에 상기 플레이트라인 패드(117)이 드러날때까지 식각하여 비아콘택(121)을 형성한후, 이 비아콘택(121)을 통하여 플레이트 라인(122)과 연결된다. 이러한 패드(117)은 커패시터의 상부전극(115)과 상기 플레이트라인(122)가 직접연결되지 않게 함으로써 비아 콘택(121)의 형성시 발생될 수 있는 데미지(Demage)를 주지 않을 수 있게 된다. 또한 상기 비아콘택(121)은 상기 플레이트라인 패드(117)상에 세미 셀프(Semi-self)형식으로 형성된다. 그리고 상기 플레이트라인(122)은 제2메탈로 이루어진 층이다.Referring to FIG. 6, the via contact 121 is formed on the interlayer insulating layer 120 by etching until the plate line pad 117 is exposed, and then the plate line 122 is formed through the via contact 121. Connected with The pad 117 may not damage the upper electrode 115 of the capacitor and the plate line 122, which may be generated when the via contact 121 is formed. In addition, the via contact 121 is formed on the plate line pad 117 in the form of a semi-self. The plate line 122 is a layer made of a second metal.
전술한 바와 같이, 본 발명은 로우 디코더의 수의 증가없이도 워드라인의 저항을 낮출 수 있는 이점과 메모리 셀의 신뢰성을 향상시킬 수 있는 이점을 가진다.As described above, the present invention has the advantage of lowering the resistance of the word line without increasing the number of row decoders and improving the reliability of the memory cell.
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| KR100540256B1 (en) * | 1998-12-30 | 2006-05-16 | 주식회사 하이닉스반도체 | Ferroelectric Capacitor Formation Method for Nonvolatile Memory Devices |
| KR100481853B1 (en) * | 2002-07-26 | 2005-04-11 | 삼성전자주식회사 | Ferroelectric memory device having expanded plate lines and method of fabricating the same |
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