KR19980057045A - 논리회로의 스턱 오픈(stuck open) 고장 검출회로 - Google Patents

논리회로의 스턱 오픈(stuck open) 고장 검출회로 Download PDF

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Abstract

본 발명은 다수의 내부 논리회로로 구성된 조합 논리회로의 스턱 오픈 고장 검출을 정확하고 신속하게 수행할 수 있도록 한 스턱 오픈 고장 검출회로에 관한 것으로, 이를 위하여 본 발명은, 하나의 내부 논리회로에 구비된 P 논리 블록과 N 논리 블록을 활성화시킨 상태에서 스턱 오픈 고장 검출을 수행하며, 그 검출결과에 상응하는 논리레벨을 갖는 두 출력을 발생하는 제1논리회로, 제1논리회로부터의 출력에 응답하여, 하나의 내부 논리회로에서 스턱 오픈 고장검출이 없을 때, 다른 하나의 내부 논리회로를 하나의 내부 논리회로의 상태와 동일하게 유지시키고, 하나의 내부논리회로에서 스턱 오픈 고장검출이 있을 때, 다른 하나의 내부 논리회로에서의 테스트 출력을 고장 검출상태로 유지시키는 출력신호 조합수단 및 하나의 내부 논리회로에서 고장검출이 있을 때 그에 상응하는 출력신호 조합수단으로 부터의 스위칭제어에 의거하여 출력을 고장검출 상태로 유지하고, 하나의 내부 논리회로에서 고장검출이 없을 때 다른 하나의 내부 논리회로에 구비된 P 논리 블록과 N 논리 블록을 활성화시킨 상태에서 스턱 오픈 고장 검출을 수행하며, 그 검출결과에 상응하는 논리레벨을 갖는 두 출력을 발생하는 제 2 논리회로를 포함한다.

Description

논리회로의 스턱 오픈(STUCK OPEN) 고장 검출회로
본 발명은 조합 논리회로의 스턱 오픈(STUCK OPEN) 고장을 검출하는 회로에 관한 것으로, 더욱 상세하게는 논리회로군으로 구성된 조합회로에서 보다 빠른 스턱 오픈 고장 검출 테스트를 실행하는 데 적합한 조합 논리회로의 스턱 오픈 고장 검출회로에 관한 것이다.
잘 알려진 바와같이, 논리회로군으로 구성되는 조합회로는 내부 논리회로중에 스턱 오픈 고장이 발생하는 경우, 논리소자로 된 스턱 오픈 고장 검출회로를 이용한 테스트시에 전체 회로의 출력에서 그 스턱 오픈 고장이 검출되는데, 본 발명은 이러한 스턱 오픈 고장 검출회로의 개선에 관련된다.
도 1은 종래의 전형적인 조합 논리회로에서의 스턱 오픈 고장 검출회로도이다.
동도면에 도시된 바와같이, 두 클럭 입력과 두 출력을 갖는 전형적인 스턱오픈 고장 검출회로는, 스턱 오픈 고장 검출을 각각 테스트하고자 하는 P 논리 블록(10) 및 N 논리 블록(20)에 상호 유기적으로 연결되는 두 개의 P 형 모스 트랜지스터(P1,P2)와 두 개의 N 형 모스 트랜지스터(N1,N2)를 포함한다.
도 1을 참조하면, CLK_BAR 신호가 그의 게이트에 연결되는 P형 모스 트랜지스터(P1)의 소오스는 전압 VDD에 연결되고 드레인은 P 논리 블록(10)에 연결되며, P형 모스 트랜지스터(P1)의 게이트와 공통으로 CLK_BAR 신호에 게이트가 연결되는 N형 모스 트랜지스터(N2)의 드레인은 출력 OUTPUT1에 연결되고 소오스는 전압 VSS 에 연결된다.
또한, CLK 신호가 그의 게이트에 연결되는 N형 모스 트랜지스터(N1)의 드레인은 N 논리 블록(20)에 연결되고 소오스는 상기한 N형 모스 트랜지스터(N2)의 소오스와 공통으로 전압 VSS에 연결되며, N형 모스 트랜지스터(N1)의 게이트와 공통으로 CLK신호에 게이트가 연결되는 P형 모스 트랜지스터(P2)의 소오스는 상기한 P형 모스 트랜지스터(P1)의 드레인과 공통으로 전압 VDD에 연결되고 드레인은 출력 OUTPUT2에 연결된다.
상기한 바와같은 종래의 스턱 오픈 고장 검출회로는 테스트를 시작하기 전에 먼저 CLK = 0을, CLK_BAR = 1을 각각 인가, 즉 N형 모스 트랜지스터(N1)와 P형 모스 트랜지스터(P2)의 각 게이트에 동시에 0을 인가하고, P형 모스 트랜지스터(P1)와 N형 모스 트랜지스터(N2)의 각 게이트에 동시에 1을 인가함으로써 P 논리 블록(10)과 N 논리 블록(20)을 비활성화시켜 출력 OUTPUT1 = 0, 출력 OUTPUT1 = 1 로 초기화시킨다.
다음에, 상기한 바와같이 초기화된 상태에서 스턱 오픈 고장 검출 테스트를 위해 CLK =1, CLK_BAR = 0을 인가하면 P형 모스 트랜지스터(P1)와 N 형 모스 트랜지스터(Nl)가 각가 턴온되므로써 P 논리 블록(10)과 N 논리 블록(20)은 활성화될 것이다.
따라서, 상기한 바와같이 P 논리 블록(10)과 N 논리 블록(20)이 활성화될 때, 각 논리 블록(10,20)에서 스턱 오픈 고장이 없는 경우 출력 OUTPUT1과 출력 OUTPUT2 에서는 (0,0) 또는 (1,1)이 출력될 것이다.
반면에, 상기한 바와같이 P 논리 블록(10)과 N 논리 블록(20)이 활성화될때, P 논리 블록(10) 또는 N 논리 블록(20)에서 스턱 오픈 고장이 발생하는 경우, 출력 OUTPUT1 과 출력 OUTPUT2 에서는 (0,1) 또는 (1,0)이 출력된다. 따라서, 이러한 출력값(OUTPUT1,OUTPUT2)을 가지고 현재 테스트하는 논리회로가 스덕오프 고장인지의 여부를 판명할 수 있게 된다.
한편, 통상적인 조합 논리회로는 다수의 내부 논리회로로 구성되는데, 이러한 내부 논리회로를 일일이 하나씩 체크한다는 것은 너무도 큰 시간적인 낭비(즉, 테스트 작업의 효율저하)가 초래되므로 이러한 고장 검출회로를 각 내부 논리회로마다 다단연결, 즉 첫 번째 고장 검출회로의 출력을 다음단의 입력단에 연결하여 동시에 모든 내부 논리회로에 대한 스턱 오픈 고장 검출을 수행할 수 있다면, 대폭적인 작업효율의 개선을 도모할 수 있을 것이다.
따라서, 다수의 내부 논리회로를 갖는 조합 논리회로에 상술한 바와같은 구성을 갖는 종래의 스턱 오픈 고장 검출회로를 다단연결 구조로 할 때, 첫 번째 스턱 오픈 고장 검출회로의 출력은 다음단의 내부 논리회로의 입력단(즉, 다음단 내부 논리회로의 고장 검출을 위한 스턱 오픈 고장 검출회로의 입력단)으로 제공되는데, 이와같은 다단 연결 구성을 갖는 고장 검출회로를 통해 전체 조합 논리회로의 스턱오픈 고장 검출을 위한 테스트를 수행할 수 있을 것이다.
그러나, 상술한 바와같은 종래의 스턱 오픈 고장 검출회로는, 조합 논리회로내의 각 내부 논리회로의 연결에서 내부 논리회로중의 한 부분에서 스턱 오픈 고장이 발생하고, 그 출력이 다음단의 입력에 인가되는데, 다음단의 내부 논리회로에서도 마찬가지로 스턱 오픈 고장이 발생하는 경우, 내부 논리회로에서 스턱 오픈 고장이 발생했음에도 불구하고 전체 조합 논리회로의 최종 출력단(마지막 고장 검출회로의 출력단)에서 스턱 오픈 고장이 아닌 출력, 즉 최종 출력 OUTPUT1 과 OUTPUT2 가 (0,0) 또는 (1,1) 의 값으로 나타날 수 있다.
예를들어, 4개의 논리 블록으로 된 2단의 내부 논리회로를 갖는 조합 논리회로의 스턱 오픈 고장 검출을 테스트한다고 가정할 때, 첫 번째 내부 논리회로에서 스턱 오픈 고장이 발생하여 그 출력이 (0,1) 또는 (1,0)으로 나타나고, 다음단의 두 번째 내부 논리회로에서 그 출력이 (1,0) 또는 (0,1)로 되는 스턱 오픈 고장이 발생하게 되면, 첫 번째 고장 검출 출력을 두 번째 고장 검출 출력의 입력단에 인가되기 때문에 최종 출력은 (0,0) 또는 (1,1) 로 될 것이다. 즉, 조합 논리회로의 내부 논리회로에서 스턱 오픈 고장이 발생했는데도 불구하고 최종 고장 검출 출력에서는 스턱 오픈 고장이 아닌 것으로 나타나게 된다는 문제, 즉 스턱 오픈 고장 검출의 정확도가 떨어진다는 문제가 야기될 수밖에 없다.
따라서, 상술한 바와같은 종래의 스턱 오픈 고장 검출회로는, 조합 논리회로의 스턱 오픈 고장을 검출하는 데 있어서, 조합 논리회로의 각 내부 논리회로마다 독립적으로 고장 검출 테스트를 병행할 수밖에 없으므로 테스트 시간과다로 인한 작업효율이 떨어질 뿐만 아니라 그에 따른 비용발생이 야기되므로써 전체 조합 논리회로의 제조비용 상승이 초래된다는 문제가 있다.
따라서, 본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 조합논리회로에 포함가능한 논리회로에서의 스턱 오픈 고장 검출을 정확하게 수행할 수 있는 스턱 오픈 고장 검출회로를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 다수의 내부 논리회로로 구성된 조합 논리회로의 스턱 오픈 고장 검출을 정확하고 신속하게 수행할 수 있는 스턱 오픈 고장 검출회로를 제공하는데 있다.
상기 목적을 달성하기 위한 일관점에 따른 본 발명은, 제1입력 및 제2입력과 논리레벨을 갖는 제출력 및 제2출력을 가지며, 제1논리 블록과 제2논리 블록에 대해 스턱 오픈 고장을 검출하는 회로에 있어서, 게이트가 상기 제2입력 신호 입력에 연결되고, 일측이 공급전원에 연결되며, 타측이 상기 두 논리 블록중 한 논리 블록에 연결된 제 1 모스 트랜지스터, 게이트가 상기 공급전원에 연결되고, 일측이 상기 출력 제1출력에 연결되며, 타측이 접지전원에 연결된 제 2 모스 트랜지스터,게이트가 상기 제1입력에 연결되고, 일측이 상기 두 논리 블록중 다른 한 논리 블록에 연결되며, 타측이 상기 접지전원에 연결된 제 3 모스 트랜지스터 및 게이트가 상기 접지전원에 연결되고, 일측이 상기 공급전원에 연결되며, 타측이 상기 출력 제2출력에 연결된 제 4 모스 트랜지스터로 이루어진다.
상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 두 개의 입력 제1입력 및 제2입력와 논리레벨을 갖는 적어도 네 개의 출력 제1출력_1, 제2출력_2, 제1출력 및 제2출력을 가지며, 제1논리블록과 제2논리블록으로 된 적어도 두 개의 내부 논리회로를 갖는 조합 논리회로에 대해 스턱 오픈 고장을 검출하는 회로에 있어서, 상기 하나의 내부 논리회로에 구비된 상기 제1논리블록과 제2논리블록을 활성화시킨 상태에서 상기 스턱 오픈 고장 검출을 수행하며, 그 검출결과에 상응하는 논리레벨을 갖는 상기 두 출력 제1출력_1 및 제1출력_2을 발생하는 제 1 논리회로, 상기 제 1 논리회로 부터의 출력 제1출력-1 및 제1출력_2에 응답하여, 상기 하나의 내부 논리회로에서 상기 스턱 오픈 고장검출이 없을 때, 상기 다른 하나의 내부 논리회로를 상기 하나의 내부 논리회로의 상태와 동일하게 유지시키고, 상기 하나의 내부 논리회로에서 상기 스턱 오픈 고장검출이 있을 때, 상기 다른 하나의 내부 논리회로에서의 테스트 출력 제1출력 및 제2출력을 고장 검출상태로 유지시키는 출력신호 조합수단 및 상기 하나의 내부 논리회로에서 고장검출이 있을 때 그에 상응하는 상기 출력신호 조합수단으로부터의 스위칭 제어에 의거하여 상기 출력 제1출력 및 제2출력을 고장검출 상태로 유지하고, 상기 하나의 내부 논리회로에서 고장검출이 없을 때 상기 다른 하나의 내부 논리회로에 구비된 상기 제1논리블록과 제2논리블록을 비활성화시킨 상태에서 상기 스턱 오픈 고장 검출을 수행하며, 그 검출결과에 상응하는 논리레벨을 갖는 상기 두 출력 제1출력 및 제2출력을 발생하는 제 2논리회로를 구비한다.
도 1은 종래의 전형적인 조합 논리회로에서의 스턱 오픈 고장 검출회로도
도 2는 본 발명의 바람직한 실시예에 따른 논리회로의 스턱 오픈 고장 검출회로도
도 3은 도 2의 스턱 오픈 고장 검출회로를 논리회로군으로 구성된 조합 논리회로의 고장 검출에 적용한 스턱 오픈 고장 검출회로도
* 도면의 주요부분에 대한 부호의 설명
10, 12 : P 논리 블록 20, 22 : N 논리 블록
P : P형 모스 트랜지스터 N : N형 모스 트랜지스터
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야의 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 바람직한 실시예로부터 보다 명확하게 될 것이다.
이하, 본 발명의 바람직한 실시예에 대하여 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 논리회로의 스턱 오픈 고장 검출 회로도이다. 동도면에 도시된 바와같이, 본 발명의 스턱 오픈 검출회로는 CLK_BAR 신호가 그의 게이트에 연결되는 P형 모스 트랜지스터(P1)의 드레인은 전압 VDD에 연결되고 드레인은 P 논리 블록(10)에 연결되며, P형 모스 트랜지스터(P1)의 소오스가 공통으로 VDD전압에 게이트가 연결되는 N형 모스 트랜지스터(N2)의 드레인은 출력 OUTPUT1에 연결되고 소오스는 전압 VSS에 연결된다.
또한, CLK 신호가 그의 게이트에 연결되는 N형 모스 트랜지스터(N1)의 드레인은 N 논리 블록(20)에 연결되고 소오스는 상기한 N형 모스 트랜지스터(N2)의 소오스와 공통으로 전압 VSS에 연결되며, N형 모스 트랜지스터(N1)의 소오스와 공통으로 전압 VSS에 게이트가 연결되는 P형 모스 트랜지스터(P2)의 소오스는 상기한 P형 모스 트랜지스터(P1)의 드레인과 공통으로 전압 VDD에 연결되고 드레인은 출력 OUTPUT2에 연결된다.
먼저, 본 발명의 고장 검출회로는 테스트를 시작하기 전에 CLK = 0을, CLK_BAR = 1을 각각 인가, 즉 N형 모스 트랜지스터(N1)의 게이트에 동시에 1을 인가하고, P형 모스 트랜지스터(P1)의 게이트에 0을 인가함으로써 P 논리 블록(10)과 N 논리 블록(20)을 비활성화시켜 출력 OUTPUT1 = 0, 출력 OUTPUT1 = 1로 초기화시킨다.
다음에, 상기한 바와같이 초기화된 상태에서 스턱 오픈 고장 검출 테스트를 위해 CLK = 1, CLK_BAR = 0을 인가한 다음 각 입력단에 테스트 벡터를 인가하여 스턱 오픈 고장 검출 테스트를 시작, 즉 본 발명의 스턱 오픈 고장 검출회로에서는 각 논리 블록을 활성화한 상태에서 고장 검출 테스트를 시작한다.
따라서, 각 논리 블록(10,20)에서 스턱 오픈 고장이 없는 경우 출력 OUTPUT1 과 출력 OUTPUT2에서는 (0,0) 또는 (1,1)이 출력될 것이지만, 이와는 반대로 논리 블록(10) 또는 N 논리 블록(20)에서 스턱 오픈 고장이 발생하는 경우, 두 논리 블록이 동시에 활성화 또는 비활성화 되므로써 출력 ○UTPUT1 과 출력 OUTPUT2 에서는 (0,1) 또는 (1,0)이 출력된다. 따라서, 이러한 출력값(OUTPUT1, OUTPUT2)을 가지고 현재 테스트하는 논리회로가 스턱 오픈 고장인지의 여부를 고정확하게 판명할 수 있을 것이다.
이때, P형 모스 트랜지스터(P2)와 N형 모스 트랜지스터(N2)는 각 논리 블록(10,20)들의 모스 트랜지스터보다 가장 작은 크기(with)를 갖도록 함으로써, N형 모스 트랜지스터(N2)로 하여금 P 논리 블록(10)보다 매우 적은 전류를 흐르게 하여 출력 OUTPUT1에 1이 출력되도록 하고, 마찬가지로 P형 모스 트랜지스터(P2)도 N 논리 블록()보다 적은 전류를 흐르게 하여 출력 OUTPUT2에 0이 출력되도록 구성한다.
한편, 도 3은 상술한 바와같은 본 발명의 스턱 오픈 고장 검출회로를 논리회로군으로 구성된 조합 논리회로의 고장 검출에 적용한 스턱 오픈 고장 검출회로도이다.
동도면에 도시된 바와같이, P 논리 블록(10)과 N 논리 블록(20)을 테스트하는 첫 번째 논리회로의 출력 OUTPUT1_1 과 OUTPUT1_2는 다음단의 입력으로 제공되는데, 첫 번째 논리회로와 두 번째 논리회로 사이에는 점선으로 블록화되어 참조부호 A 로서 표시된 출력신호 조합수단이 구비된다.
즉, 출력신호 조합수단은, 게이트가 N 논리 블록(22)에 연결되고 드레인이 첫번째 논리회로의 출력 OUTPUT1_2에 연결되며 소오스가 N형 모스 트랜지스터(N8)의 케이트 및 P형 모스 트랜지스터(P9)의 소오스에 공통으로 연결된 N형 모스 트랜지스터(N7)와, 드레인이 두 번째 논리회로의 출력 OUTPUT2에 연결되고 소오스가 N 논리 블록(22)에 연결된 N형 모스 트랜지스터(N8)와, 게이트가 첫 번째 논리회로의 출력 OUTPUT1_2, P형 모스 트랜지스터(P9)의 게이트 및 P형 논리 블록(12)에 연결되고 드레인이 첫 번째 논리회로의 출력 OUTPUT1_1에 연결되며 소오스가 P형 모스 트랜지스터(P8)의 소오스 및 P형 모스 트랜지스터(P10)의 게이트에 연결된 P형 모스 트랜지스터(P7)와, 게이트가 첫 번째 논리회로의 츨력OUTPUT1_1에 연결되고 드레인이 전압 VDD에 연결되며 소오스가 P형 모스 트랜지스터(P7)의 소오스 및 P형 모스 트랜지스터(P10)의 게이트에 연결된 P 형 모스 트랜지스터(P8)와, 게이트가 첫 번째 논리회로의 출력 OUTPUT1_2에 연결되고 드레인이 전압 VDD에 연결되며 소오스가 N형 모스 트랜지스터(N7)의 소오스 및 N형 모스 트랜지스터(N8)의 게이트에 연결된 P형 모스 트랜지스터(P9)와, 게이트가 P형 모스 트랜지스터(P7)의 소오스 및 P형 모스 트랜지스터(P8)의 소오스에 연결되고 드레인이 P 논리 블록(12)에 연결되며 소오스가 출력 OUTPUT1에 연결된 P형 모스 트랜지스터(P10)로 구성된다.
도 3을 참조하면, P 논리 블록(10)과 N 논리 블록(20)을 테스트하는 첫 번째 논리회로의 출력 OUTPUT1_1과 OUTPUT1_2는 연결된 다음단의 두 번째 논리회로의 입력에 인가되는데, 첫 번째 논리회로에서 스턱 오픈 고장이 없어 출력OUTPUT1_1과 OUTPUT1_2는 (0,0) 또는 (1,1)이면 그 출력측에 연결된 모스 트랜지스터 P7, P8, P9, N7에 의해 P형 모스 트랜지스터(P10)와 N형 모스 트랜지스터(N8)는 턴온 상태로 된다.
그 결과, 두 번째 논리회로는 첫 번째 논리회로와 같은 회로가 되고, 두 번째 논리회로에서 전술한 첫 번째 논리회로에서와 마찬가지로 스턱 오픈 고장 검출을 위한 테스트가 진행되며, 테스트 결과 두 번째 논리회로에서 고장 검출이 없으면 두번째 논리회로의 출력, 즉 전체 조합 논리회로의 출력 OUTPUT1과 OUTPUT2는(0,0) 또는 (1,1)의 출력을 발생하게 될 것이다. 따라서, 이러한 출력값(OUTPUTl, OUTPUT2)을 가지고 현재 테스트하고 있는 전체 조합 논리회로가 스턱 오픈 고장이 없음을 고정확하고 신속하게 판명할 수 있을 것이다.
한편, 첫 번째 논리회로에서 스턱 오픈 고장이 검출되면 출력 OUTPUT1_1과 OUTPUT1_2에서는 (0,1) 또는 (1,0)의 출력값이 출력되며, 출력측에 연결된 모스 트랜지스터 P7, P8, P9, N7 에 의해 P형 모스 트랜지스터(P10)와 N형 모스 트랜지스터(N,8)는 턴오프 상태로 된다. 그 결과, 두 번째 논리회로의 출력에서 (0,1)이 출력되므로써 전체 조합 논리회로의 최종 출력 OUTPUT1 과 OUTPUT2 에서 (0,1)의 값이 출력된다. 따라서, 이 출력값에 의거하여 현재 테스트하고 있는 전체 조합 논리회로가 스턱 오픈 고장상태임을 정확하고 신속하게 판명할 수 있을 것이다.
이상 설명한 바와같이 본 발명에 따르면, 논리회로의 스턱 오픈 고장을 정확하게 검출할 수 있을 뿐만 아니라 다수의 내부 논리회로를 갖는 조합 논리회로의 스턱 오픈 고장 검출을 정확하게 신속하게 수행할 수 있어, 테스트 시간의 절감으로 인한 작업효율의 증대는 물론 조합 논리회로의 제조비용 상승을 효과적으로 억제할 수 있다.

Claims (9)

  1. 제1입력 및 제2입력과 논리레벨을 갖는 제출력 및 제2출력을 가지며, 제1논리 블록과 제2논리 블록에 대해 스턱 오픈 고장을 검출하는 회로에 있어서, 게이트가 상기 제2입력 신호 입력에 연결되고, 일측이 공급전원에 연결되며, 타측이 상기 두 논리 블록중 한 논리 블록에 연결된 제 1 모스 트랜지스터, 게이트가 상기 공급전원에 연결되고, 일측이 상기 출력 제1출력에 연결되며, 타측이 접지전원에 연결된 제 2 모스 트랜지스터, 게이트가 상기 제1입력에 연결되고, 일측이 상기 두 논리 블록중 다른 한 논리 블록에 연결되며, 타측이 상기 접지전원에 연결된 제 3 모스 트랜지스터 및 게이트가 상기 접지전원에 연결되고, 일측이 상기 공급전원에 연결되며, 타측이 상기 출력 제2출력에 연결된 제 4 모스 트랜지스터로 이루어진 논리회로의 스턱 오픈 고장 검출회로.
  2. 제 1 항에 있어서, 상기 고장 검출회로는, 상기 제1논리블록과 제2논리블록을 활성화 시킨상태에서 상기 스턱 오픈 고장을 검출하는 것을 특징으로 하는 논리회로의 스턱 오픈 고장 검출회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 모스 트랜지스터는, 상기 한 논리 블록보다 적은 양의 전류흐름을 갖는 크기로 구성된 것을 특징으로 하는 논리회로의 스턱 오픈 고장 검출회로.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 4 모스 트랜지스터는, 상기 다른 한 논리 블록보다 적은 양의 전류흐름을 갖는 크기로 구성된 것을 특징으로 하는 논리회로의 스턱 오픈 고장 검출회로.
  5. 두 개의 입력 제1입력 및 제2입력과 논리레벨을 갖는 적어도 네 개의 출력 제1출력_1, 제1출력_2, 제1출력 및 제2출력을 가지며, 제1논리블록과 제2논리블록으로 된 적어도 두 개의 내부 논리회로를 갖는 조합 논리회로에 대해 스턱 오픈 고장을 검출하는 회로에 있어서, 상기 하나의 내부 논리회로에 구비된 상기 제1논리블록과 제2논리블록을 활성화시킨 상태에서 상기 스턱 오픈 고장 검출을 수행하며, 그 검출 결과에 상응하는 논리레벨을 갖는 상기 두 출력 제1출력_1 및 제1출력_2을 발생하는 제 1논리회로, 상기 제 1논리회로 부터의 출력 제1출력_1 및 제1출력_2에 응답하여, 상기 하나의 내부 논리회로에서 상기 스턱 오픈 고장검출이 없을 때, 상기 다른 하나의 내부 논리회로를 상기 하나의 내부 논리회로의 상태와 동일하게 유지시키고, 상기 하나의 내부 논리회로에서 상기 스턱 오픈 고장검출이 있을 때, 상기 다른 하나의 내부 논리회로에서의 테스트 출력 제1출력 및 제2출력을 고장 검출상태로 유지시키는 출력신호 조합수단 및 상기 하나의 내부 논리회로에서 고장검출이 있을 때 그에 상응하는 상기출력신호 조합수단으로 부터의 스위칭 제어에 의거하여 상기 출력 제1출력 및 제2출력를 고장검출 상태로 유지하고, 상기 하나의 내부 논리회로에서 고장검출이 없을 때 상기 다른 하나의 내부 논리회로에 구비된 상기 제1논리블록과 제2논리블록을 비활성화시킨 상태에서 상기 스턱 오픈 고장 검출을 수행하며, 그 검출결과에 상응하는 논리레벨을 갖는 상기 두 출력 제1출력 및 제2출력을 발생하는 제 2 논리회로를 구비하는 논리회로의 스턱 오픈 고장 검출회로.
  6. 제 5 항에 있어서, 상기 제 1 및 제 2논리회로 각각은, 게이트가 상기 제2입력 신호에 연결되고, 일측이 공급전원에 연결되며, 타측이 상기 두 논리 블록중 한 논리 블록에 연결된 제 1모스 트랜지스터, 게이트가 상기 공급전원에 연결되고, 일측이 상기 출력 제1출력_1 또는 제1출력에 연결되며, 타측이 접지전원에 연결된 제 2모스 트랜지스터, 게이트가 상기 제1입력에 연결되고, 일측이 상기 두 논리 블록중 다른 한논리 블록에 연결되며, 타측이 상기 접지전원에 연결된 제 3 모스 트랜지스터 및 게이트가 상기 접지전원에 연결되고, 일측이 상기 공급전원에 연결되며, 타측이 상기 출력 제1출력 또는 제2출력에 연결된 제 4 모스 트랜지스터로 이루어진 논리회로의 스턱 오픈 고장 검출회로.
  7. 제 6 항에 있어서, 상기 제 2 모스 트랜지스터는, 상기 한 논리 블록보다 적은 양의 전류흐름을 갖는 크기로 구성된 것을 특징으로 하는 논리회로의 스턱 오픈 고장 검출회로.
  8. 제 6 항에 있어서, 상기 제 4 모스 트랜지스터는, 상기 다른 한 논리 블록보다 적은 양의 전류흐름을 갖는 크기로 구성된 것을 특징으로 하는 논리회로의 스턱 오픈 고장 검출회로.
  9. 제 5 항에 있어서, 상기 출력신호 조합수단은, 게이트가 상기 다른 한 내부 논리회로내의 제2논리 블록에 연결되고, 일측이 상기 제 1 논리회로이 출력 제1출력_1에 연결되며, 타측이 상기 다른 한 내부 논리회로내의 제1논리블록에 연결된 제 5 모스 트랜지스터, 게이트가 상기 제 5 모스 트랜지스터의 일측에 연결되고, 타측이 상기 제 2논리회로의 출력 제2출력에 연결되며, 일측이 상기 다른 한 내부 논리회로내의 제2 논리블록에 연결된 제 6 모스 트랜지스터, 게이트가 상기 제 1 논리회로의 출력 제1출력_2 및 상기 다른 한 내부 논리회로내의 제1논리블록에 연결되고, 일측이 상기 제 1 논리회로의 출력 제1출력_1에 연결된 제 7 모스 트랜지스터, 게이트가 첫 번째 논리회로의 출력 제1출력_1 및 상기 다른 한 내부 논리회로의 제2논리블록에 연결되고, 일측이 공급전원에 연결되며, 타측이 상기 제 7 모스 트랜지스터의 소오스에 연결된 제 8 모스 트랜지스터, 게이트가 상기 제 1 논리회로의 출력 제1출력_2에 연결되고, 일측이 상기공급전원에 연결되며, 타측이 상기 제 5 모스 트랜지스터의 타측 및 상기 제 6 모스 트랜지스터의 게이트에 연결된 제 9 모스 트랜지스터 및 게이트가 제 7 모스 트랜지스터의 타측 및 상기 제 8 모스 트랜지스터의 타측에 연결되고, 일측이 상기 다른 한 내부 논리회로의 제1논리블록에 연결되며, 타측이 상기 출력 제1출력에 연결된 제 10 모스 트랜지스터로 구성된 것을 특징으로하는 논리회로의 스턱 오픈 고장 검출회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102174972B1 (ko) * 2019-10-08 2020-11-05 (주)실리콘인사이드 고장 검출 가능한 발광 소자 어레이

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