KR19980056332A - Dual screen display with 1 pixel error - Google Patents
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Abstract
1픽셀 오차를 제거한 이중화면 표시장치에 관한 것으로, 특히 화면속에 또하나의 작은 화면을 표시할 때 각 주사선의 트리거 시점을 일치시켜 작은 화면의 세로변이 고르게 보이도록 하는 1픽셀 오차를 제거한 표시장치에 관한 것이다.The present invention relates to a dual-screen display device that eliminates one pixel error. In particular, when displaying another small screen, the display device eliminates one pixel error that matches the trigger point of each scan line so that the vertical sides of the small screen appear evenly. It is about.
영상신호에서 수평동기신호를 분리하여 그 수평동기신호의 하강엣지에서 영상신호의 발생싯점까지 40 MHz 클록신호를 이용하여 동기 카운터로 카운트하여 그 값이 비교부에 래치된 값과 동일한 경우에 40 MHz 클록신호를 4 분주한 10 MHz 클록신호로 A/D변환 시작신호를 발생시켜 A/D 변환부가 디지탈 데이터를 출력하게 하고 수평픽셀 카운터가 메모리 어드레스를 출력하게 하여 프레임 메모리에 저장한다. 영상신호에서 수직블랭크 신호를 추출하여 수평픽셀카운터가 수평픽셀 수를 카운트완료했을 때 출력하는 수평픽셀 카운트 완료신호를 앤드하여 그 출력신호로 D/A 변환부를 인에이블시켜 프례임메모리에 저장된 영상신호를 읽어들여 아날로그 영상신호로 변환하여 모니터에 표시한다.The horizontal synchronous signal is separated from the video signal and counted to the sync counter using a 40 MHz clock signal from the falling edge of the horizontal synchronous signal to the occurrence point of the video signal. An A / D conversion start signal is generated from a 10 MHz clock signal divided into four clock signals, and the A / D conversion section outputs digital data, and the horizontal pixel counter outputs a memory address and stored in the frame memory. The video signal stored in the frame memory by extracting the vertical blank signal from the video signal and drawing the horizontal pixel count completion signal outputted when the horizontal pixel counter has completed counting the number of horizontal pixels, and enabling the D / A converter with the output signal. Read and convert it into an analog video signal and display it on the monitor.
Description
본 발명은 1픽셀 오차를 제거한 표시장치에 관한 것으로, 특히 화면속에 또하나의 작은 화면을 표시할 때 각 주사선의 트리거 시점을 일치시켜 작은 화면의 세로변이 고르게 보이도록 하는 1픽셀 오차를 제거한 표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device that eliminates one pixel error. In particular, when displaying another small screen on the screen, the display device removes one pixel error such that the vertical sides of the small screen are evenly displayed by matching the trigger timing of each scan line. It is about.
일반적으로, 하나의 화면을 모니터에 표시하면서 다른 화면을 그 화면속에 겹쳐서 표시하는 때에 도1에 도시된 바와 같이 화면(10)속에 겹쳐서 보이는화면(11)의 세로번이 거칠게 보인다. 그 이유를 동기신호와 영상신호의 A/D변환 싯점의 시간관계를보이는 타이밍 차트를 도시한 도2(a)-(e)와 종래의 이중화면 표시장치의 구성을 보이는 블록도를 도시한 도3을 참고로 하여 설명하면 다음과 같다.In general, when one screen is displayed on a monitor and another screen is overlaid on the screen, the vertical number of the screen 11 superimposed in the screen 10 appears rough as shown in FIG. Fig. 2 (a)-(e) shows a timing chart showing the time relationship between the synchronization signal and the A / D conversion point of the video signal, and a block diagram showing the structure of a conventional dual screen display device. Referring to Figure 3 as follows.
입력되는 영상신호(a)를 입력받은 동기분리부(39)는 수평동기신호(b)를 분리하여 멀티바이브레이터(38)에 출력한다. 수평동기신호(b)의 하강 엣지에서 멀티바이브레이터(38)는 1신호(c)를 출력하여 동기카운터(37)를 인에이블시킨다. 상기 동기카운터(37)에서 출력되는 카운트 데이타는 래치부(40)에서 출력되는 데이타와 비교되어 동일한 데이타가 될 경우에 수평픽셀 카운터(33)로 인애이블신호(d)를 출력하여 카운트 데이타를 출력하게 한다. 수평픽셀 카운터(33)는 소정숫자까지 카운트완료하면 다시 처음부터 카운트하는 링카운터와 같은 카운터로서 프레임 메모리에 어드레스(Ao-A7)를 출력하여 데이타가 저장되는 어드레스를 지정해 준다.The synchronization separator 39 receiving the input image signal a separates the horizontal synchronization signal b and outputs the horizontal synchronization signal b to the multivibrator 38. At the falling edge of the horizontal synchronizing signal b, the multivibrator 38 outputs one signal c to enable the synchronizing counter 37. The count data output from the sync counter 37 is compared with the data output from the latch unit 40, and when the data becomes the same data, the enable signal d is output to the horizontal pixel counter 33 to output the count data. Let's do it. The horizontal pixel counter 33 is a counter such as a ring counter that counts again from the beginning when the count is completed to a predetermined number, and outputs an address A o -A 7 to the frame memory to designate an address where data is stored.
상기와 같이 지정된 어드레스에 A/D변환부(34)에서 출력되는 디지탈 데이타가 저장된다. 이렇게 저장된 영상 디지탈 데이타는 동기픽셀 카운터(33)가 수평동기신호를 512개 카운트 완료하여 완료 카운트 데이터(A8)(수평블랭크 신호(H-BLANK))를 출력하면 앤드 게이트(U1)는 수직 블랭크 신호 발생부(41)에서 출력되는 수직블랭크신호(V-BLANK)와 그 신호를 앤드하여 D/A 변환부(35)를 인에이블시켜 프레임 메모리(32)에 저장된 영상 데이타를 읽어들여 컴퓨터의 모니터에 표시한다.The digital data output from the A / D converter 34 is stored at the address designated as described above. The image digital data stored in this manner is that when the sync pixel counter 33 completes 512 horizontal synchronization signals and outputs the completion count data A 8 (horizontal blank signal H-BLANK), the AND gate U 1 is vertical. The vertical blank signal V-BLANK outputted from the blank signal generator 41 and the signal are enabled to enable the D / A converter 35 to read image data stored in the frame memory 32 to Display on the monitor.
상기와 같이 종래의 이중화면 표시장치는 수평동기신호의 하강엣지에서 영상신호가 발생하는 싯점까지 동기 카운터로 카운트하여 그 카운트 데이타가 래치부에서 래치한 데이타와 동일할 때, 프레임 메모리로 메모리 어드레스를 출력하여 프레임 메모리에 영상데이타를 저장하고 그 저장된 영상 데이타를 다시 읽어들여 D/A 변환하여 영상신호로서 출력하게 된다.As described above, the conventional dual-screen display device counts with the sync counter from the falling edge of the horizontal sync signal to the point where the video signal is generated, and when the count data is the same as the data latched by the latch unit, the memory address is transferred to the frame memory. The video data is output and stored in the frame memory, and the stored video data is read again, converted into D / A, and output as video signals.
그런데 A/D변환 동작은 10 MHz 기준 클록신호에 의해 동작되므로 도4(a)및(b)에도시된 바와 같이 10 MHz 기준 클록신호(도4(b))의 펄스(P2)와 펄스(P3)사이에서수평동기신호(도4(a))의 하강엣지가 발생하는 경우 다음 펄스의 상승엣지에서 프레임 메모리의 어드레스가 발생하고 A/D변환 동작이 이루어진다. 따라서 수평동기신호의 하강엣지와 기준클록의 상승엣지 사이의 시간간격(t0)에 따라 수평동기신호의 하강엣지에서 영상신호가 발생하는 싯점까지 시간을 카운트하는 카운트 시작싯점이 각 수평주사선마다 틀리게 되어 화면속의 화면의 세로변이 거칠게 된다.However, since the A / D conversion operation is operated by the 10 MHz reference clock signal, as shown in Figs. 4A and 4B, the pulse P 2 and the pulse of the 10 MHz reference clock signal (Fig. 4B) are shown. When the falling edge of the horizontal synchronization signal (Fig. 4 (a)) occurs between (P 3 ), the address of the frame memory is generated at the rising edge of the next pulse and the A / D conversion operation is performed. Therefore, according to the time interval (t 0 ) between the falling edge of the horizontal synchronization signal and the rising edge of the reference clock, the count starting point for counting the time from the falling edge of the horizontal synchronization signal to the point where the video signal is generated is different for each horizontal scan line. The vertical side of the screen in the screen becomes rough.
본 발명은 상기와 같은 문제점을 해결하기 위해 된 것으로, 본 발명의 목적은 수평동기신호의 하강엣지에서 영상신호가 발생하는 싯점까지 시간을40 MHz 클록신호로 카운트하여 A/D변환 싯점을 검출하여 화면속의 화면의 세로변을 고르게 표시되도록 하는 1픽셀 오차를 제거한 표시장치를 제공하는 것이다.The present invention has been made to solve the above problems, an object of the present invention is to count the time from the falling edge of the horizontal synchronization signal to the point where the video signal occurs as a 40 MHz clock signal to detect the A / D conversion point The present invention provides a display device which eliminates an error of 1 pixel to evenly display vertical sides of a screen in a screen.
상기의 목적을 달성하기 위하여 본 발명에 의한 장치는 색부반송파 주파수의 수십배의 속도로 기준 클록신호를 발생시키는 기준 클록발생부와, 상기 기준 클록 발생부에서 출력되는 기준 클록신호를 소정 분주비로 분주하여 출력하는 클록 카운터와, 영상신호를 입력받아 상기 클록 카운터에서 출력되는 클록신호를 A/D변환 시작신호로하여 디지탈 데이터로 변환하는 A/D 변환부와, 상기 클록카운터에서 출력되는 클록신호를 카운트하여 어드레스 데이터를 출력하는 수평픽셀 카운터와, 상기 A/D 변환부에서 출력되는 디지탈 데이터를 입력받아 상기 수평픽셀 카운터로 부터 입력되는 어드레스에 데이터를 저장하는 프레임 메모리부와, 상기 영상신호를 입력받아 동기신호를 분리하는 동기분리부와, 상기 동기분리부에서 출력되는 수평동기 신호에 의해 카운트 인에이블신호를 발생시키는 카운트 인에이블신호 발생부와, 상기 카운트 인에이블신호 발생부에서 출력되는 카운트 인에이블신호를 입력받아 카운트를 시작하는 동기 카운터와,컴퓨터에서 출력되는 데이터를 레치하는 래치부와, 상기 동기 카운터에서 출력되는 카운트 데이터와 상기 래치부에서 출력되는 래치 데이터가 일치하는 때에 상기 클록카운터를 클리어 하는 신호를 출력하는 비교부와, 영상신호에서 수직블랭크 신호를 분리하여 출력하는 수직 블랭크 신호 발생부와, 상기 수직 블랭크 신호 발생부에서 출력되는 수직 블랭크 신호와 상기 수평 픽셀 카운터에서 출력되는 수평블랭크 신호를 앤드연산하여 출력하는 앤드 게이트와, 상기 엔드 게이트에서 출력되는 신호를 입력받아 상기 프레임 메모리에서 데이터를 읽어들여 아날로그 영상신호를 출력하는 D/A 변환부와, 상기 래치부에 상기 수평동기신호로 부터 영상신호의 발생싯점까지의 카운트 데이터를 출력하고, 상기 프레임 메모리에저장된 데이터를 상기 D/A 변환부를 거쳐 읽어들여 모니터에 표시하는 컴퓨터로 구성된다.In order to achieve the above object, an apparatus according to the present invention divides a reference clock generator for generating a reference clock signal at a rate of several tens of the color carrier frequencies, and divides the reference clock signal output from the reference clock generator at a predetermined division ratio. An A / D converter which receives a video counter, an image signal, and converts the clock signal output from the clock counter into digital data as an A / D conversion start signal, and counts a clock signal output from the clock counter. A horizontal pixel counter for outputting address data, a digital memory output from the A / D converter, a frame memory unit for storing data at an address input from the horizontal pixel counter, and the video signal By a synchronous separator for separating the synchronous signal, and a horizontal synchronous signal output from the synchronous separator A count enable signal generator for generating a count enable signal, a synchronous counter for receiving a count enable signal output from the count enable signal generator and starting counting, and a latch unit for latching data output from a computer And a comparator for outputting a signal for clearing the clock counter when the count data output from the synchronization counter and the latch data output from the latch unit coincide, and a vertical blank for separating and outputting a vertical blank signal from an image signal. The frame generator receives an AND gate for performing an AND operation on the vertical blank signal output from the vertical blank signal generator, a horizontal blank signal output from the horizontal pixel counter, and a signal output from the end gate. Read data from memory A D / A converter which outputs a video signal, and outputs count data from the horizontal synchronous signal to the generation point of the video signal to the latch unit, and reads the data stored in the frame memory via the D / A converter. It consists of a computer that is indented and displayed on a monitor.
도1은 하나의 화면을 모니터에 표시하면서 다른 화면을 겹쳐서 표시한 화면의 일실시예이다.1 is a diagram illustrating an example of a screen in which one screen is displayed on a monitor while another screen is overlaid.
도2 (a)-(e)는 동기신호와 영상신호의 A/D변환 싯점의 시간관계를 보이는 타이밍차트이다.2 (a)-(e) are timing charts showing the time relationship between the synchronization signal and the A / D conversion point of the video signal.
도3은 종래의 이중화면 표시장치의 구성을 보이는 블록도이다.3 is a block diagram showing the structure of a conventional dual screen display device.
도4 (a)(b)는 10 MHz 기준 클록신호와 수평동기신호의 발생을 보이는 타이밍 차트이다.4A and 4B are timing charts showing generation of a 10 MHz reference clock signal and a horizontal synchronization signal.
도5는 본 발명에 의한 1 픽셀 오차를 제거한 이중화면 표시장치의 구성을 보이는 블록도이다.Fig. 5 is a block diagram showing the configuration of a dual screen display device with one pixel error eliminated according to the present invention.
도6은 수평동기 신호의 하강엣지에서 10 MHz 클록신호와 40 MHz 클록신호의 시간 관계를 보이는 타이밍 차트이다.6 is a timing chart showing a time relationship between a 10 MHz clock signal and a 40 MHz clock signal at the falling edge of the horizontal synchronization signal.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
51 : 기준클록 발생부 52 : 클록 카운터51: reference clock generator 52: clock counter
53 : 동기분리부 54 : A/D변환부53: synchronization separator 54: A / D converter
55 : 수평픽셀 카운터 56 : 카운트 인에이블 신호 발생부55 horizontal pixel counter 56 count enable signal generator
57 : 프레임 메모리 58 : D/A 변환부57: frame memory 58: D / A converter
59 : 동기 카운터 60 : 래치부59: sync counter 60: latch portion
61 : 비교부 62 : 수직블랭크 신호 발생부61: comparison unit 62: vertical blank signal generation unit
이하 본 발명을 도면을 참고로하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.
도5에 본 발명에 의한 표시장치의 구성을 보이는 블록도가 도시된다.5 is a block diagram showing the configuration of the display device according to the present invention.
본 발명에 의한 장치는 색부반송파 주파수의 수십배의 속도로 기준 클록신호를 발생시키는 기준 클록발생부(51)와, 상기 기준 클록 발생부(51)에서 출력되는 기준 클록신호를 소정 분주비로 분주하여 출력하는 클록 카운터(52)와, 영상신호를 입력받아 상기클록 카운터(52)에서 출력되는 클록신호를 A/D변환 시작신호로 하여 디지탈 데이터로변환하는 A/D 변환부(54)와, 상기 클록카운터(52)에서 출력되는 클록신호를 카운트하여 어드레스 데이터를 출력하는 수평픽셀 카운터(55)와, 상기 A/D 변환부(54)에서 출력되는 디지탈 데이터를 입력받아 상기 수평픽셀 카운터(55)로 부터 입력되는 어드레스에 데이터를 저장하는 프레임 메모리부(57)와, 상기 영상신호를 입력받아 동기신호를 분리하는 동기분리부(53)와, 상기 동기분리부(53)에서 출력되는 수평동기 신호에 의해 카운트 인에이블신호를 발생시키는 카운트 인에이블신호 발생부(56)와, 상기 카운트 인에이블신호 발생부(56)에서 출력되는 카운트 인에이블신호를 입력받아 카운트를 시작하는 동기 카운터(59)와, 컴퓨터에서 출력되는 데이터를 레치하는 래치부(60)와, 상기 동기 카운터(59)에서 출력되는 카운트 데이터와 상기 래치부(60)에서 출력되는 래치 데이터가 일치하는 때에 상기 클록카운터(52)를 클리어 하는 신호를 출력하는 비교부(61)와, 영상신호에서 수직블랭크 신호를 분리하여 출력하는 수직 블랭크 신호발생부(62)와, 상기 수직 블랭크 신호 발생부(62)에서 출력되는 수직 블랭크 신호와 상기 수평 픽셀 카운터(55)에서 출력되는 수평블랭크 신호를 앤드연산하여 출력하는앤드 게이트(U2)와, 상기 앤드 게이트(U2)에서 출력되는 신호를 입력받아 상기 프레임메모리(57)에서 데이터를 읽어들여 아날로그 영상신호를 출력하는 D/A 변환부(58)와, 상기 레치부(60)에 상기 수평동기신호로 부터 영상신호의 발생싯점까지의 카운트 데이터를 출력하고, 상기 프레임 메모리(57)에 저장된 데이터를 상기 D/A 변환부(58)를 거쳐 읽어들여 모니터(도시생략)에 표시하는 컴퓨터(도시생략)로 구성된다.The apparatus according to the present invention divides and outputs a reference clock generator 51 which generates a reference clock signal at a rate of several tens of the color carrier frequencies and a reference clock signal output from the reference clock generator 51 at a predetermined division ratio. An A / D converter 54 for receiving a video signal, converting the clock signal output from the clock counter 52 into digital data as an A / D conversion start signal, and the clock The horizontal pixel counter 55 which counts the clock signal output from the counter 52 and outputs address data, and receives the digital data output from the A / D converter 54 to the horizontal pixel counter 55. Frame memory unit 57 for storing data at an address inputted from the first frame, a sync separator 53 for separating the sync signal by receiving the video signal, and a horizontal sync signal output from the sync separator 53. A count enable signal generator 56 for generating a count enable signal, a synchronous counter 59 for receiving a count enable signal output from the count enable signal generator 56 to start counting; The clock counter 52 is cleared when the latch unit 60 for latching data output from the computer and the count data output from the synchronization counter 59 and the latch data output from the latch unit 60 coincide with each other. A comparator 61 for outputting a signal; a vertical blank signal generator 62 for separating and outputting a vertical blank signal from an image signal; and a vertical blank signal output from the vertical blank signal generator 62; and the aND gate (U 2) to-and-output operations by the horizontal blank signal output from the horizontal pixel counter 55, the program receives the signal output from the aND gate (U 2) A D / A converter 58 for reading data from the memory 57 and outputting an analog video signal, and outputting count data from the horizontal synchronization signal to the generation point of the video signal to the latch unit 60; And a computer (not shown) for reading data stored in the frame memory 57 via the D / A converter 58 and displaying it on a monitor (not shown).
이하 본 발명의 작용, 효과를 설명한다.Hereinafter, the operation and effects of the present invention will be described.
외부 신호원(예; 텔레비젼의 영상신호를 출력하는 인쇄회로기판등)으로 부터 영상신호가 A/D 변환부(54)에 입력된다. 기준클록 발생부(51)에서 출력되는 예를들어 40 MHz기준 클록신호(CLKl)는 클록 카운터(52)에서 4 분주되어 10 MHz 클록신호(CLK2)로 A/D변환부(54)와 수평픽셀 카운터(55)에 입력된다. A/D 변환부(54)는 클록신호(CLK2)를A/D 변환 시작신호로서 입력받아 10 MHz 의 속도로 영상신호를 A/D 변환하여 디지탈데이터로 변환하여 프레임 메모리(57)에 출력한다. 또한 수평픽셀 카운터(55)는 클록카운터(52)에서 출력되는 클록신호(CLK2)를 카운트하여 그 카운트 데이터를 메모리부(25)의 저장 어드레스로 프레임 메모리(57)에 출력한다.The video signal is input to the A / D converter 54 from an external signal source (e.g., a printed circuit board which outputs a video signal of a television). For example, the 40 MHz reference clock signal CLK 1 output from the reference clock generator 51 is divided into four by the clock counter 52 and is converted into an A / D converter 54 by the 10 MHz clock signal CLK 2 . It is input to the horizontal pixel counter 55. The A / D converter 54 receives the clock signal CLK 2 as an A / D conversion start signal and A / D converts the video signal at a speed of 10 MHz, converts the digital signal into digital data, and outputs the digital data to the frame memory 57. do. The horizontal pixel counter 55 also counts the clock signal CLK 2 output from the clock counter 52 and outputs the count data to the frame memory 57 at the storage address of the memory unit 25.
이때 동기분리부(53)에서 출력되는 수평동기신호는 카운트인에이블 신호 발생부(56)를 동작시켜 인에이블신호를 동기 카운터(59)에 출력한다. 인에이블신호를 입력받은 동기카운터(59)는 40 MHz 기준클록신호를 카운트하여 카운트 데이터를 출력하며, 래치부(60)는 컴퓨터에서 입력되는 래치 데이터를 비교부(61)로 출력한다. 비교부(61)는 동기카운터(59)가 출력하는 카운트 데이터와 래치된 데이터가 일치할 때 인에이블 신호를 클록카운터(52)에 출력하여 클록카운터(52)에서 출력되는 10 MHz 클록신호(CLK2)가A/D 변환부(54)와 수평픽셀 카운터(55)에 입력된다.10 MHz 클록신호(CLK2)의 입력에 의해 A/D 변환부(54)는 A/D 변환을 시작하고 수평픽셀 카운터(55)는 카운트 데이터를프레임 메모리(57)에 저장 어드레스로 출력하여 A/D 변환된 디지탈 데이터가 그 어드레스에 저장되도록 한다.At this time, the horizontal synchronization signal output from the synchronization separator 53 operates the count enable signal generator 56 to output the enable signal to the synchronization counter 59. The synchronization counter 59 receiving the enable signal counts a 40 MHz reference clock signal and outputs count data, and the latch unit 60 outputs latch data input from a computer to the comparator 61. The comparator 61 outputs an enable signal to the clock counter 52 when the count data output from the sync counter 59 and the latched data coincide with each other, and then outputs the 10 MHz clock signal CLK output from the clock counter 52. 2 ) is input to the A / D converter 54 and the horizontal pixel counter 55. The A / D converter 54 starts A / D conversion by input of a 10 MHz clock signal CLK 2 . The horizontal pixel counter 55 outputs the count data to the storage memory 57 as a storage address so that the A / D converted digital data is stored at the address.
한편 수직 블랭크신호 발생부(62)는 영상신호에서 수직블랭크 신호를 분리하여 수직블랭크신호(V-BLANK)를 앤드 게이트(U2)로 출력한다. 앤드 게이트(U2)는 수평픽셀 카운터(55)가 출력하는 수평 픽셀 카운트 완료신호(A8)와 수직 블랭크 신호(V-BLANK)를앤드하여 그 출력신호로 D/A 변환부(58)를 동작시키고, 프레임 메모리(57)를 읽기모드로 전환하여 수평픽셀 카운터(55)에서 출력되는 어드레스의 데이터를 프레임 메모리(57)로 부터 읽어들여 D/A 변환부(58)로 입력되게 한다. D/A변환부(58)는 프레임메모리(57)에서 출력되는 디지탈 데이터를 아날로그 영상신호로 변환하여 컴퓨터로 출력하여 그 모니터에 표시되게 하여 화면 속의 화면을 표시한다.The vertical blank signal generator 62 separates the vertical blank signal from the video signal and outputs the vertical blank signal V-BLANK to the AND gate U 2 . The AND gate U 2 receives the horizontal pixel count completion signal A 8 and the vertical blank signal V-BLANK output from the horizontal pixel counter 55, and converts the D / A converter 58 into the output signal. In operation, the frame memory 57 is switched to the read mode so that the data of the address output from the horizontal pixel counter 55 is read from the frame memory 57 and input to the D / A converter 58. The D / A converter 58 converts the digital data output from the frame memory 57 into an analog video signal, outputs it to a computer, and displays the screen on the monitor.
도6에 수평동기 신호의 하강엣지에서 10 MHz 클록신호와 40 MHz 클록신호의 시간관계를 보이는 타이밍 차트가 도시된다.6 is a timing chart showing the time relationship between the 10 MHz clock signal and the 40 MHz clock signal at the falling edge of the horizontal synchronization signal.
도시된 바와 같이 40 MHz 기준 클록신호(a)로 수평동기 신호의 하강엣지에서 카운트함으로써 10 MHz 클록신호(b)로 카운트할 때보다 최대 4 배까지 빠르게 카운트를 시작할 수 있다. 즉 수평동기 신호의 하강엣지에서 동기카운터(59)가 카운트하는 시간이 10MHz 클록신호를 사용할 때 걸리는 시간(t0)보다 40 MHz클록신호를 사용할 때 걸리는 시간(t1)이 더 짧게 된다.As shown, by counting at the falling edge of the horizontal synchronization signal with the 40 MHz reference clock signal (a), the count can be started up to four times faster than when counting with the 10 MHz clock signal (b). That is, the time t 1 when the 40 MHz clock signal is used is shorter than the time t 0 when the synchronization counter 59 counts at the falling edge of the horizontal synchronization signal.
이상 설명한 바와 같이 본 발명에 의하면 수평동기신호의 하강엣지에서 영상신호가발생하는 싯점까지 카운트하기 위하여 사용되는 동기 카운터를 40 MHz클록신호로 카운트함으로써 10 MHz 클록신호로 카운트할 때보다 최대 4 배 빨리 카운트싯점을 당길수 있게 되어 화면속의 화면이 세로빈이 고르게 표시되며 화면의 정밀도를 더 높게할 수 있다.As described above, according to the present invention, a 40 MHz clock signal is used to count the synchronization counter used to count from the falling edge of the horizontal synchronization signal to the point where the video signal occurs, up to four times faster than counting the 10 MHz clock signal. The countset point can be pulled so that the screen in the screen displays vertical beans evenly, and the screen accuracy can be increased.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960075599A KR100227425B1 (en) | 1996-12-28 | 1996-12-28 | Apparatus for displaying double picture removing one pixel error |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019960075599A KR100227425B1 (en) | 1996-12-28 | 1996-12-28 | Apparatus for displaying double picture removing one pixel error |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980056332A true KR19980056332A (en) | 1998-09-25 |
| KR100227425B1 KR100227425B1 (en) | 1999-11-01 |
Family
ID=19491940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960075599A KR100227425B1 (en) | 1996-12-28 | 1996-12-28 | Apparatus for displaying double picture removing one pixel error |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100227425B1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10506862B2 (en) | 2016-07-22 | 2019-12-17 | HCT Group Holdings Limited | Pull down pump actuator |
| USD886633S1 (en) | 2018-05-18 | 2020-06-09 | HCT Group Holdings Limited | Cosmetic dispenser with cap |
| USD889745S1 (en) | 2018-09-06 | 2020-07-07 | HCT Group Holdings Limited | Dual purpose makeup applicator |
| USD910236S1 (en) | 2018-11-20 | 2021-02-09 | HCT Group Holdings Limited | Ball tip applicator |
-
1996
- 1996-12-28 KR KR1019960075599A patent/KR100227425B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10506862B2 (en) | 2016-07-22 | 2019-12-17 | HCT Group Holdings Limited | Pull down pump actuator |
| USD886633S1 (en) | 2018-05-18 | 2020-06-09 | HCT Group Holdings Limited | Cosmetic dispenser with cap |
| USD889745S1 (en) | 2018-09-06 | 2020-07-07 | HCT Group Holdings Limited | Dual purpose makeup applicator |
| USD910236S1 (en) | 2018-11-20 | 2021-02-09 | HCT Group Holdings Limited | Ball tip applicator |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100227425B1 (en) | 1999-11-01 |
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