KR19980056059A - 페이즈 록 루프의 입력 버퍼 - Google Patents

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Abstract

전압 제어 발진기의 미약한 출력을 안정되고 빠르게 증폭하여 프리 스케일러에 인가하기 위한 페이즈 록 루프의 입력 버퍼가 개시되어 있다. 초단 인버터는 전압 제어 발진기에서 출력된 신호의 위상을 반전시켜 출력한다. 차동 증폭단은 초단 인버터의 출력 신호를 입력받아 이를 증폭하여 출력한다. 버퍼단은 차동 증폭단에서 증폭된 신호를 출력하고, 출력된 신호를 차동 증폭단에 궤환시킨다. 페이즈 록 루프의 입력 버퍼의 구성을 간단히 하고, 전력의 손실이 감소된다.

Description

페이즈 록 루프의 입력 버퍼
본 발명은 페이즈 록 루프에 적용되는 입력 버퍼에 관한 것으로, 특히 전압 제어 발진기의 미약한 출력을 안정되고 빠르게 증폭하여 프리스케일러에 인가하기 위한 페이즈 록 루프의 입력 버퍼에 관한 것이다.
일반적으로, 페이즈 록 루프(Phase Locked Loop : PLL)는 위상 검출기, 프리스케일러, 프로그래머블 분주기 및 전압 제어 발진기(Voltage Controlled Oscillator : VCO)등으로 구성된 궤환 루프이다. 페이즈 록 루프는 변조된 입력 신호와 전압 제어 발진기에서 출력되는 신호의 위상을 비교하여 전압 제어 발진기의 주파수를 제어한다. 페이즈 록 루프는 주파수 변조된 반송파 중에서 베이스 밴드 신호를 복조하기 위하여 사용된다. 상기의 페이즈 록 루프는 텔레비전, FM 스테레오 튜너, 인공위성 추적 장치, 주파수 합성기, FM 신호 발생기, 전화기 등과 같은 많은 분야에서 응용되고 있다.
도 1은 일반적인 페이즈 록 루프를 보여주기 위한 블럭도이고, 도 2는 도 1에서 입력 버퍼의 동작을 설명하기 위한 블럭도이다.
도 1에서 보는 바와 같이, 일반적으로 페이즈 록 루프는 위상 검출기(10)에서 입력되는 신호와 페이즈 록 루프에서 출력되는 신호의 위상을 비교한다. 상기 위상 검출기(10)의 출력단에는 저대역의 신호만을 통과시키는 저대역 통과 필터(Low Pass Filter)(20)가 접속된다. 상기 저대역 통과 필터(Low Pass Filter)(20)의 출력단에는 입력되는 신호에 따라 출력되는 발진 주파수를 제어하기 위한 전압 제어 발진기(30)가 접속된다. 상기 전압 제어 발진기(30)의 출력단에는 제1 분주기(40)가 접속된다. 상기 제1 분주기(40)는 상기 전압 제어 발진기(30)에서 입력된 전압 제어 신호를 저주파수로 분주한다. 상기 제1 분주기(40)의 출력단에는 입력 신호를 설정된 주파수 세트 비트에 따라 분주하기 위한 제2 분주기(50)가 접속된다. 상기 제2 분주기(50)에는 미리 분주하고자 하는 주파수 세트 비트가 설정되어 있다. 제2 분주기(50)의 출력단에는 궤환 신호와 입력 신호를 비교하여 이에 따른 신호를 출력하는 위상 검출기(10)가 접속된다.
상기의 구성을 지닌 페이즈 록 루프는 위상 검출기(10)에 변조된 신호가 입력되면 위상 검출기(10)에서는 입력 신호와 궤환 신호를 비교하고, 비교 신호를 저대역 통과 필터(20)를 통하여 전압 제어 발진기(30)에 출력한다. 전압 제어 발진기(30)에서는 저대역 통과 필터(20)를 통하여 입력되는 신호에 따라 발진 주파수를 제어하여 제1 분주기(40)로 출력한다. 상기 제1 분주기(40)는 상기 전압 제어 발진기(30)에서 입력된 전압 제어 신호를 저주파수로 분주하여 제2 분주기(50)에 입력시킨다. 상기 제2 분주기(50)에서는 상기 제1 분주기(40)에서 입력된 신호를 프로그램되어 있는 주파수 세트 비트에 따라 분주하여 위상 검출기(10)에 입력시킨다. 따라서, 위상 검출기(10)는 제2 분주기(50)를 통하여 궤환된 신호와 입력 신호를 비교하여 이에 따른 신호를 출력하게 된다.
여기서, 전압 제어 발진기(30)에서 출력되는 전압 제어 신호는 출력이 약 0.5V정도로 높지 않다. 그러나, 제2 분주기(50)의 경우에는 통상적으로 불순물이 도핑된 도전성 다결정 실리콘(Conductive Polysilicon)으로 제조되어 동작 주파수가 높지 않으나, 제1 분주기(40) 일명, 프리스케일러(Prescaler)는 갈륨-비소(Ga-As)와 같은 화합물을 이용하여 설계되어 동작 주파수가 대단히 높다.
따라서, 제1 분주기(40) 즉, 프리스케일러는, 도 2에서 보는 바와 같이, 전압 제어 발진기(30)에서 출력되는 약 0.5V정도의 미약한 신호를 입력받아 제2 분주기(50)의 동작이 용이하도록 미리 저주파수로 변환하여 준다. 다시 말하면, 전압 제어 발진기(50)에서 출력되는 신호는 제1 분주기(40)의 입력단에 접속되는 입력 버퍼(40a)를 통하여 증폭되어 출력되며, 제1 분주기(40b)에서 저주파수로 분주되고, 출력 버퍼(40c)를 통하여 제2 분주기(50)로 출력된다.
도 3은 종래의 프리스케일러에 사용되는 입력 버퍼를 보여주기 위한 회로도이다.
종래의 프리스케일러에서 사용되는 입력 버퍼(40a)는 상기 전압 제어 발진기(50)에서 출력되는 미력한 신호를 증폭하기 위하여 다수의 차동 증폭단으로 이루어진다.
도 3에서 보는 바와 같이, 전압 제어 발진기(50)에서 출력되는 신호는 제1 차동 증폭부(51a)에 입력된다. 제1 차동 증폭부(51a)는 증폭 역할을 수행하는 제1 트랜지스터(Q1)와 제2 트랜지스터(Q2)가 좌우로 대칭되도록 접속되며, 상기 제1 트랜지스터(Q1)의 베이스 단자에는 전압 제어 발진기(50)의 출력 신호가 입력된다. 상기 제2 트랜지스터(Q2)의 베이스단은 접지된다. 상기 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2)의 컬렉터단은 바이어스용 제1 저항(R1) 및 제2 저항(R2)을 통하여 구동 전원(VDD)과 접속된다. 상기 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2)의 에미터단은 제1 정전류원(I1)과 접속된다.
제1 차동 증폭부(51a)의 출력단에는 제2 차동 증폭단(51b)이 접속된다. 상기 제2 차동 증폭단(51b)은 증폭 역할을 수행하는 제3 트랜지스터(Q3)와 제4 트랜지스터(Q4)가 좌우로 대칭되도록 접속된다. 상기 제3 트랜지스터(Q3)의 베이스 단자에는 제1 차동 증폭부(51a)내의 제2 트랜지스터(Q2)의 컬렉터단이 접속된다. 상기 제4 트랜지스터(Q4)의 베이스 단자에는 제1 차동 증폭부(51a)내의 제1 트랜지스터(Q1)의 컬렉터단이 접속된다. 상기 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)의 컬렉터단은 바이어스용 제3 저항(R3) 및 제4 저항(R4)을 통하여 구동 전원(VDD)과 접속된다. 상기 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)의 에미터단은 제2 정전류원(I2)과 접속된다.
또한, 제2 차동 증폭부(51b)의 출력단에는 제3 차동 증폭단(51c)이 접속된다. 상기 제3 차동 증폭단(51c)은 증폭 역할을 수행하는 제5 트랜지스터(Q5)와 제6 트랜지스터(Q6)가 좌우로 대칭되도록 접속된다. 상기 제5 트랜지스터(Q5)의 베이스 단자에는 제2 차동 증폭부(51b)내의 제4 트랜지스터(Q4)의 컬렉터단이 접속된다. 상기 제6 트랜지스터(Q6)의 베이스 단자에는 제2 차동 증폭부(51b)내의 제3 트랜지스터(Q3)의 컬렉터단이 접속된다. 상기 제5 트랜지스터(Q5) 및 제6 트랜지스터(Q6)의 컬렉터단은 바이어스용 제5 저항(R5) 및 제6 저항(R6)을 통하여 구동 전원(VDD)과 접속된다. 상기 제5 트랜지스터(Q5) 및 제6 트랜지스터(Q6)의 에미터단은 제3 정전류원(I3)과 접속된다.
종래의 입력 버퍼는 전압 제어 발진기(50)에서 출력되는 약 0.5V의 신호가 제1 차동 증폭부(51a)내의 제1 트랜지스터(Q1)의 베이스단에 인가되면 제2 트랜지스터(Q2)의 베이스단은 접지되어 있기 때문에, 제1 전류원(I1)의 동작에 의하여 상기 제1 트랜지스터(Q1)의 에미터단을 흐르는 전류는 상승하고, 상기 제2 트랜지스터(Q2)의 에미터단을 흐르는 전류는 하강한다. 상기 제1 트랜지스터(Q1)의 에미터단을 흐르는 전류가 상승하면 제1 저항(R1)에서의 전압 강하는 증가하여 제1 트랜지스터(Q1)의 콜렉터단에서 출력되는 전압은 하강한다. 반대로 상기 제2 트랜지스터(Q2)의 에미터단을 흐르는 전류가 하강하면 제2 저항(R2)에서의 전압 강하는 감소하여 제2 트랜지스터(Q2)의 콜렉터단에서 출력되는 전압은 상승한다.
이와 같은 동작에 의하여 제2 차동 증폭단(51b)도 역시 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)의 베이스단에 인가되는 전류의 차이를 증폭하여 출력하고, 제3 차동 증폭단(51c)도 제5 트랜지스터(Q5) 및 제6 트랜지스터(Q6)의 베이스단에 인가되는 전류의 차이를 증폭하여 출력하는 것이다.
그러나, 이와 같은 종래의 페이즈 록 루프에 사용되는 입력 버퍼는 전압 제어 발진기에서 출력되는 미약한 신호를 증폭시키기 위하여 다수의 차동 증폭단을 사용하게 된다. 따라서, 입력 버퍼를 구성하는 회로의 수가 증가하여 입력 버퍼의 구성이 복잡하고, 전력 손실을 유발시키는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로, 페이즈 록 루프에서 미약한 전압 제어 발진기의 출력 신호를 증폭시키는 데 사용되는 입력 버퍼의 구성을 하나의 증폭기와 궤환 회로를 이용하여 구성함으로써, 입력 버퍼를 구성하는 회로의 수를 감소시켜 입력 버퍼의 구성을 단순화하고, 전력의 손실을 감소시키는 페이즈 록 루프를 제공하는 데 그 목적이 있다.
도 1은 일반적인 페이즈 록 루프를 보여주기 위한 블럭도이다.
도 2는 도 1에서 입력 버퍼의 동작을 설명하기 위한 블럭도이다.
도 3은 종래의 프리스케일러에 사용되는 입력 버퍼를 보여주기 위한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 프리스케일러에 사용되는 입력 버퍼를 보여주기 위한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 프리스케일러에 사용되는 입력 버퍼의 출력을 보여주기 위한 파형도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 초단 인버터 102 : 제1 바이어스부
200 : 차동 입력단 104 : 제2 바이어스부
300 : 버퍼단 Q1-Q10 : 트랜지스터
R1-R4 : 저항 C1-C3 : 커패시터
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 전압 제어 발진기에서 출력된 신호의 위상을 반전시켜 출력하는 초단 인버터; 상기 초단 인버터의 출력 신호를 입력받아 이를 증폭하여 출력하는 차동 증폭단; 및 상기 차동 증폭단에서 증폭된 신호를 출력하고, 출력된 신호를 상기 차동 증폭단에 궤환시키는 버퍼단으로 이루어진 페이즈 록 루프의 입력 버퍼를 제공한다.
본 발명에 의하면, 페이즈 록 루프의 입력 버퍼의 구성을 간단히 하고, 전력의 손실이 감소된다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 프리스케일러에 사용되는 입력 버퍼를 보여주기 위한 회로도이고, 도 5는 본 발명의 일 실시예에 따른 프리스케일러에 사용되는 입력 버퍼의 출력을 보여주기 위한 파형도이다.
도 4에서 보는 바와 같이, 본 발명의 일 실시예에 따른 프리스케일러에 사용되는 입력 버퍼는 초단 인버터(100), 차동 증폭단(200) 및 버퍼단(300)으로 구성된다. 상기 초단 인버터(100)는 전압 제어 발진기(도시 안됨)에서 출력된 약 0.5V의 전압 제어 신호를 직류 결합 커패시터(C1)를 통하여 입력받아 이를 반전시켜 차동 증폭단(200)에 인가한다. 상기 초단 인버터(100)는 전압 제어 발진기의 출력 신호를 직류 결합 커패시터(C1)를 베이스 단자로 입력받아 반전시켜 출력하는 제1 트랜지스터(Q1)로 구성된다. 상기 제1 트랜지스터(Q1)의 콜렉터 단자에 상기 차동 증폭단(200)이 접속된다.
상기 차동 증폭단(200)은 증폭 역할을 수행하는 제2 트랜지스터(Q2)와 제3 트랜지스터(Q3)가 좌우로 대칭되도록 접속되며, 상기 제2 트랜지스터(Q2)의 베이스 단자는 제1 바이어스부(102)를 통하여 상기 초단 인버터(100)의 출력단에 접속된다. 또한, 상기 제3 트랜지스터(Q3)의 베이스 단자에는 직류 결합 커패시터(C1)를 통과한 전압 제어 발진기의 출력 신호가 제2 바이어스부(104)를 통하여 입력되도록 구성된다. 상기 제1 바이어스부(102) 및 제2 바이어스부(104)는 각각 제2 및 제3 커패시터(C2, C3) 및 상기 제2 및 제3 커패시터(C2, C3)의 출력측에 접속되어 접지된 제3 및 제4 저항(R3, R4)으로 구성된다.
상기 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q3)의 콜렉터 단자에는 능동 부하로 사용되는 제4 및 제5 트랜지스터(Q4, Q5)가 접속된다. 상기 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q3)의 에미터 단자는 공통으로 접속되어 정전류원으로 사용되는 제6 트랜지스터(Q6)의 콜렉터 단자와 접속된다. 상기 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q4)의 콜렉터 단자에서 분기되어 버퍼단(300)이 접속된다. 상기 버퍼단(300)은 상기 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q3)의 단자에 베이스 단자가 각각 접속되는 제7 트랜지스터(Q6) 및 제8 트랜지스터(Q7)가 접속된다.
상기 제7 트랜지스터(Q7) 및 제8 트랜지스터(Q8)의 콜렉터 단자에는 다수의 다이오드가 직렬로 연결되어 구성된 제1 다이오드부(D1) 및 제2 다이오드부(D2)가 접속된다.
상기 제1 다이오드부(D1) 및 제2 다이오드부(D2)의 출력측에서 출력단(a, b)이 형성된다. 상기 제1 다이오드부(D1) 및 제2 다이오드부(D2)의 출력측에는 스위칭 역할을 수행하는 제9 트랜지스터(Q9) 및 제10 트랜지스터(Q10)가 접속된다. 상기 제9 트랜지스터(Q9) 및 제10 트랜지스터(Q10)의 콜렉터단에는 상기 차동 증폭단(200)의 정전류원 역할을 수행하는 제6 트랜지스터(Q6)의 베이스단이 접속된다.
여기서, 상기 제1 트랜지스터 내지 제10 트랜지스터(Q1∼ Q10)는 게이트 단이 금속으로 이루어진 메탈 세미콘덕터 전계 효과 트랜지스터(Metal Semiconductor Field Effect Transistor)가 사용된다. 상기 메탈 세미콘덕터 전계 효과 트랜지스터는 스위칭 속도가 빠르기 때문에 전압 제어 발진기에서 출력된 전압 제어 발진 신호를 증폭시키기에 적합하다.
이와 같이 구성된 본 발명의 일 실시예에 따른 페이즈 록 루프의 입력 버퍼의 상세한 동작을 설명하면 다음과 같다.
전압 제어 발진기에서 출력된 전압 제어 신호는 직류 결합 커패시터(C1)를 통하여 초단 인버터(100)에 입력된다. 상기 초단 인버터(100)는 상기 전압 제어 발진기에서 출력된 전압 제어 신호를 입력받아 제1 트랜지스터(Q1)의 동작에 의하여 위상을 반전시켜 출력한다. 상기 초단 인버터(100)에서 출력된 신호는 위상이 반전되어 제1 바이어스부(102)를 통하여 차동 증폭단(200)의 제2 트랜지스터(Q2)의 베이스단에 입력시킨다.
또한, 상기 초단 인버터(100)의 전단에서 분기된 전압 제어 발진기의 출력 신호는 제1 바이어스부(104)를 통하여 바이어스 되어 제3 트랜지스터(Q3)의 베이스단에 입력된다. 따라서, 상기 차동 증폭단(200)은 제3 트랜지스터(Q3)의 베이스단에 입력된 신호는 상기 제2 트랜지스터(Q2)와 위상이 반전된 신호가 입력된다. 즉, 전압 제어 발진기에서 출력된 전압 제어 신호 중 하나의 신호는 초단 인버터(100) 및 제1 바이어스부(102)를 통하여 위상이 반전되어 제2 트랜지스터(Q2)의 베이스단에 입력되고, 다른 하나의 신호는 그대로 제2 바이어스부(104)를 통하여 제3 트랜지스터(Q3)의 베이스단에 입력된다.
여기서, 상기 제1 바이어스부(102) 및 제2 바이어스부(104)를 구성하는 각각 제2 및 제3 커패시터(C2, C3) 및 상기 제2 및 제3 커패시터(C2, C3)는 상기 제2 및 제3 트랜지스터(Q2, Q3)가 정확한 시점에서 동작할 수 있도록 신호를 바이어스 시킨다.
차동 증폭단(200)내의 제2 트랜지스터(Q2)의 베이스 단자에 인가되는 전압이 제3 트랜지스터(Q3)의 베이스 단자에 인가되는 전압보다 높은 경우에는 제6 트랜지스터(Q6)가 정전류원의 역할을 수행하기 때문에 제2 트랜지스터(Q2)의 에미터단에서 출력되는 전류는 상승하고, 제3 트랜지스터(Q3)의 에미터단에서 출력되는 전류는 감소한다. 따라서, 제2 트랜지스터(Q2)의 콜렉터단에서 접속된 제4 트랜지스터(Q4)의 전압 강하는 증가하기 때문에 제2 트랜지스터(Q2)의 콜렉터단에서 출력되는 전압은 하강한다.
반대로, 제3 트랜지스터(Q3)의 콜렉터단에서 접속된 제5 트랜지스터(Q5)의 전압 강하는 감소하기 때문에 제3 트랜지스터(Q3)의 콜렉터단에서 출력되는 전압은 상승한다. 이때, 도 5에서 보는 바와 같이, 제3 트랜지스터(Q3)의 콜렉터단에서는 입력되는 전압 제어 발진기의 출력 신호를 증폭시킨 신호 a가 출력된다.
여기서, 상기 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q3)의 콜렉터단에서는 능동 부하로서 제4 트랜지스터(Q4) 및 제5 트랜지스터(Q5)가 접속되기 때문에 출력 전압이 미약하더라도 상기 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q3)의 콜렉터단을 흐르는 전류를 증가시킬 수 있기 때문에 보다 큰 증폭 전압을 출력할 수 있다.
마찬가지로, 차동 증폭단(200)내의 제3 트랜지스터(Q3)의 베이스 단자에 인가되는 전압이 제2 트랜지스터(Q2)의 베이스 단자에 인가되는 전압보다 높은 경우에는 제6 트랜지스터(Q6)가 정전류원의 역할을 수행하기 때문에 제3 트랜지스터(Q3)의 에미터단에서 출력되는 전류는 상승하고, 제3 트랜지스터(Q3)의 에미터단에서 출력되는 전류는 하강한다. 따라서, 제2 트랜지스터(Q2)의 콜렉터단에서 접속된 제5 트랜지스터(Q5)의 전압 강하는 감소하기 때문에 제2 트랜지스터(Q2)의 콜렉터단에서는 도 5에서 보는 바와 같이, 전압 제어 발진기의 출력 신호를 증폭시킨 신호 b가 출력된다.
상기 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q4)의 콜렉터 단자에서 출력된 신호는 버퍼단(300)의 제7 트랜지스터(Q6) 및 제8 트랜지스터(Q7)의 베이스단으로 출력되고, 상기 제6 트랜지스터(Q6) 및 제7 트랜지스터(Q7)의 콜렉터 단자에 접속된 제1 다이오드부(D1) 및 제2 다이오드부(D2)를 통하여 출력단(a, b)으로 출력된다.
이와 동시에, 제6 트랜지스터(Q6)의 콜렉터단에서 상기 제1 다이오드부(D1) 및 제2 다이오드부(D2)의 출력측에 접속된 제9 트랜지스터(Q9) 및 제10 트랜지스터(Q10)의 베이스단으로 전류가 인가되기 때문에 제1 다이오드부(D1) 및 제2 다이오드부(D2)를 통하여 출력되는 증폭 신호는 제9 트랜지스터(Q9) 및 제10 트랜지스터(Q10)를 통하여 상기 차동 증폭단(200)의 정전류원 역할을 수행하는 제6 트랜지스터(Q6)의 베이스단으로 궤환된다.
따라서, 도 5에서 보는 바와 같이, 본 발명에 따른 입력 버퍼는 전압 제어 발진기에서 출력되는 빠른 속도의 신호를 입력받아, 출력단(a, b)에서 출력된 신호를 궤환 받아 정전류원에 흐르는 전류를 조절하여 출력 a 및 출력 b와 같이 정확한 출력이 가능하다.
이상에서 상술한 바와 같이, 본 발명의 일 실시예에 따른 페이즈 록 루프의 입력 버퍼는 전압 제어 발진기에서 출력된 미약한 출력 신호를 궤환 회로를 이용하여 정확하게 증폭시켜 입력 버퍼를 구성하는 회로의 수를 감소시켜 입력 버퍼의 구성을 단순화하고, 전력의 손실을 감소시킨다.
이상에서 첨부된 도면을 참조하여 본 발명을 일 실시예에 의해 구체적으로 설명하였지만, 본 발명은 이에 의해 제한되는 것은 아니고, 당업자의 통상적인 지식의 범위 내에서 그 변형이나 개량이 가능하다.

Claims (7)

  1. 전압 제어 발진기에서 출력된 신호의 위상을 반전시켜 출력하는 초단 인버터(100);
    상기 초단 인버터(100)의 출력 신호를 입력받아 이를 증폭하여 출력하는 차동 증폭단(200); 및
    상기 차동 증폭단(200)에서 증폭된 신호를 출력하고, 출력된 신호를 상기 차동 증폭단에 궤환시키는 버퍼단(300)으로 이루어진 페이즈 록 루프의 입력 버퍼.
  2. 제1항에 있어서, 상기 초단 인버터(100)는 상기 전압 제어 발진기에서 출력된 신호의 위상을 반전하여 출력하는 제1 트랜지스터(Q1)로 이루어진 것을 특징으로 하는 페이즈 록 루프의 입력 버퍼.
  3. 제1항에 있어서, 상기 차동 증폭단(200)은 상기 초단 인버터(100)에서 출력된 신호를 베이스단으로 입력받는 제2 트랜지스터(Q2); 상기 제2 트랜지스터(Q2)와 좌우로 대칭되도록 접속되고 상기 전압 제어 발진기에서 출력된 신호를 베이스단으로 입력받는 제3 트랜지스터(Q3); 상기 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q3)의 콜렉터 단자에는 접속되어 능동 부하의 역할을 수행하는 제4 및 제5 트랜지스터(Q4, Q5) 및 상기 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q3)의 공통 접속된 에미터 단자에 콜렉터단이 접속되어 상기 버퍼단(300)의 출력 신호를 베이스단으로 입력받는 제6 트랜지스터(Q6)로 구성되는 것을 특징으로 하는 페이즈 록 루프의 입력 버퍼.
  4. 제3항에 있어서, 상기 제2 트랜지스터(Q2)의 베이스 단자는 커패시터(C2) 및 저항(R3)으로 이루어져 상기 제2 트랜지스터(Q2)의 동작점을 확보하기 위한 제1 바이어스부(102)를 통하여 상기 초단 인버터(100)의 출력단에 접속되는 것을 특징으로 하는 페이즈 록 루프의 입력 버퍼.
  5. 제3항에 있어서, 상기 제3 트랜지스터(Q3)의 베이스 단자는 커패시터(C3) 및 저항(R4)으로 이루어져 상기 제3 트랜지스터(Q3)의 동작점을 확보하기 위한 제2 바이어스부(104)를 통하여 상기 전압 제어 발진기의 출력단에 접속되는 것을 특징으로 하는 페이즈 록 루프의 입력 버퍼.
  6. 제1항에 있어서, 상기 버퍼단(300)은 상기 차동 증폭단(200)에서 출력된 신호를 베이스 단자로 입력받는 제7 트랜지스터(Q6) 및 제8 트랜지스터(Q7); 상기 제7 트랜지스터(Q6) 및 제8 트랜지스터(Q7)의 콜렉터 단자에 다수의 다이오드가 직렬로 연결되어 구성되며 일측에는 출력단(a, b)이 형성되는 제1 다이오드부(D1) 및 제2 다이오드부(D2); 그리고, 상기 제1 다이오드부(D1) 및 제2 다이오드부(D2)의 타측에 콜렉터단이 접속되며 에미터단은 상기 차동 입력단(200)에 접속되는 제9 트랜지스터(Q9) 및 제10 트랜지스터(Q10)로 구성되는 것을 특징으로 하는 페이즈 록 루프의 입력 버퍼.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 트랜지스터 내지 제10 트랜지스터(Q1∼ Q10)는 메탈 세미콘덕터 전계 효과 트랜지스터로 구성되는 것을 특징으로 하는 페이즈 록 루프의 입력 버퍼.
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