KR19980055818U

KR19980055818U - Semiconductor Chip Loading Tray

Info

Publication number: KR19980055818U
Application number: KR2019980010073U
Authority: KR
Inventors: 김종욱; 김훈장
Original assignee: 김종욱
Priority date: 1998-06-12
Filing date: 1998-06-12
Publication date: 1998-10-07

Abstract

본 고안은 반도체칩을 보관 또는 운반하기 위해 다수의 반도체를 적재하도록 사용되는 반도체칩 적재용 트레이(TRAY)에 관한 것으로서, 종래에는 규격화된 사이즈를 갖는 트레이상의 다수의 수용공간에 단일의 반도체칩만을 적재할 수밖에 없어 반도체칩의 보관, 운반 및 포장에 따른 비용이 상당히 소요되므로 반도체칩의 가격경쟁에서 취약하게 되는 문제를 갖고 있었다.The present invention relates to a semiconductor chip stacking tray (TRAY), which is used to stack a plurality of semiconductors for storing or transporting a semiconductor chip. In the related art, only a single semiconductor chip is placed in a plurality of receiving spaces on a tray having a standardized size. Since the cost of storing, transporting, and packaging the semiconductor chips is very high, they have a problem in that they are vulnerable in the price competition of the semiconductor chips.

따라서 본 고안은 상기한 종래기술 개선하여 규격화된 사이즈를 갖는 프레임상에 형성된 다수의 반도체칩 수용공간에 각 2개씩의 반도체칩을 적재하게 되어 하나의 트레이에 종래 반도체칩을 적재하는 수효의 2배를 적재가능하게 되므로 반도체칩의 보관, 운반에 따른 비용과 그 포장비용등의 제반 비용을 절감하게 되므로 반도체칩의 가격경쟁이 우수하게 되는 반도체칩 적재용 트레이를 제공하는데 그 특징이 있다.Therefore, the present invention improves the above-described conventional technology, and loads two semiconductor chips each in a plurality of semiconductor chip accommodation spaces formed on a frame having a standardized size, thereby doubling the number of conventional semiconductor chips in one tray. Since it is possible to load the various costs such as the cost of storage and transport of the semiconductor chip and its packaging cost, etc., there is a feature to provide a tray for loading a semiconductor chip that is excellent in price competition of the semiconductor chip.

Description

Semiconductor Chip Loading Tray

본 고안은 반도체칩을 보관 또는 운반하기 위해 다수의 반도체를 적재하도록 사용되는 트레이(TRAY)에 관한 것으로서, 특히 상기 반도체칩의 적재수효를 최대화하여 물류 보관 및 운반에 따른 비용과 그 포장비용등의 제반 비용을 절감하게 되므로 사용상의 신뢰도가 우수하게 제공되는 반도체칩 적재용 트레이(TRAY)에 관한 것이다.The present invention relates to a tray (TRAY) used to load a plurality of semiconductors for storing or transporting a semiconductor chip, and in particular, to maximize the loading number of the semiconductor chip, such as the cost and storage cost of logistics storage and transportation Since the overall cost is reduced, the present invention relates to a semiconductor chip stacking tray (TRAY) with excellent reliability in use.

최근에 이르러 국내 반도체는 기술수준 및 생산성향상으로 인해 세계 반도체칩 시장의 많은 부분을 점유하면서 반도체칩 주요 수출국가로 급부상하게 되었다.Recently, domestic semiconductors have rapidly emerged as a major exporter of semiconductor chips, occupying a large part of the global semiconductor chip market due to technological level and productivity improvement.

이와같은 반도체칩 수출은 반도체칩의 제조단가 및 그 보관, 운반, 포장등에 따른 제반비용을 저렴하게하여 가격경쟁에서 우위에 서는 것이 수출에 중요한 요인이 되기도 한다.Such exports of semiconductor chips can be an important factor for exports because they lower the manufacturing cost of semiconductor chips and all the costs associated with their storage, transportation, and packaging.

한편 상기한 반도체칩은 사각형상의 몸체(5)의 양측면 또는 전측면상으로 다수의 디바이스(6)를 돌출되게 갖는 형태로 되어 있고, 이러한 반도체칩은 보관 및 운반과정에서 상기 디바이스의 손상을 방지하도록 하는 것이 필수적으로 요구된다.On the other hand, the semiconductor chip is formed to protrude a plurality of devices 6 on both sides or the front side of the rectangular body (5), such a semiconductor chip to prevent damage to the device during the storage and transport process It is necessary to do.

이와같은 반도체칩을 적재하는 트레이(TRAY)는 그 프레임의 가로×세로×높이가 일정한 규격으로 되어 있어 반도체칩의 형태에 맞게 프레임상에 다수의 수용공간을 형성하므로 반도체칩을 적재하게 되고, 또한 상기한 트레이를 적층하는 구조로도 보관, 운반 및 포장을 하게 된다.The tray (TRAY) for loading such semiconductor chips has a constant width, height, and height of the frame, and forms a plurality of accommodation spaces on the frame according to the shape of the semiconductor chip, thereby loading the semiconductor chips. Storage, transportation, and packaging are also performed in a stacking structure of the tray.

이러한 반도체칩 적재용 트레이의 종래구조를 살펴보면 도 7및 도 8에 도시된 바와같이 프레임(10)상에 일정한 형태로 평면상에 다수 형성된 수용공간(12)에 반도체칩(4)을 적재하되 상기 반도체칩(4)의 몸체(5)가 고정되게 안착되는 조립홈(12a)에 조립되면서 그 디바이스(6)는 수용공간(12)의 측면이나 저면으로부터 간섭을 받지 않게 적재하도록 되어 있고, 이와같이 적재된 프레임(10)의 상부로 또 다른 반도체칩을 적재한 프레임(10)을 적층하도록 되어 있다.Referring to the conventional structure of the semiconductor chip loading tray as shown in Figure 7 and 8 to load the semiconductor chip 4 in the receiving space 12 formed in a plurality of planes in a predetermined shape on the frame 10, While the body 5 of the semiconductor chip 4 is assembled in the assembly groove 12a fixedly seated, the device 6 is to be loaded so as not to interfere with interference from the side or the bottom of the receiving space 12. The frame 10 on which another semiconductor chip is loaded is stacked on top of the frame 10.

그러나 상기한 종래의 반도체칩 적재용 트레이의 경우에는 일정한 두께를 갖는 프레임(10)의 평면으로 규격화된 면적에 반도체칩(4)을 적재하게 되기 때문에 프레임당 반도체칩을 적재할수 있는 수효는 한정적일 수밖에 없었다.However, in the case of the conventional semiconductor chip stacking tray, the number of semiconductor chips per frame can be limited because the semiconductor chip 4 is loaded in the plane standardized area of the frame 10 having a predetermined thickness. There was no choice but to.

따라서 상기 반도체칩을 트레이에 적재한 상태로 보관, 운반 및 포장하게 되는 비용이 상당이 소요되게 되고, 결국 이러한 비용상승은 반도체칩의 제작외적인 비용으로 반도체칩의 가격경쟁을 저하시키게 되며, 이로인해 수출저하등을 초래할수 있는 문제를 야기시키게 된다.Therefore, the cost of storing, transporting, and packaging the semiconductor chip in the tray is required to be considerable, and this increase in cost lowers the price competition of the semiconductor chip due to the non-manufacturing cost of the semiconductor chip. It will cause problems that may lead to declining exports.

본 고안을 전술한 종래기술이 갖는 제반문제점을 극복하고자 개발된 것으로서 규격화된 사이즈를 갖는 트레이의 프레임상에 반도체칩의 적재수효를 최대화하도록 하는데 그 목적이 있다.The present invention was developed to overcome the problems of the prior art described above, and its purpose is to maximize the loading efficiency of a semiconductor chip on a frame of a tray having a standardized size.

또한 본 고안은 상기 다수의 반도체칩을 적재하게 됨으로 인해 그 보관, 운반에 따른 비용과 그 포장비용등의 제반 비용을 절감하게 되므로 반도체칩의 가격경쟁이 우수하게 되도록 하는데 그 목적이 있다.In addition, the present invention is to load the plurality of semiconductor chips to reduce the overall costs, such as the cost of storage and transport and its packaging costs, so that the purpose of the price competition of semiconductor chips to be excellent.

이러한 본 고안의 목적은 일정한 규격을 갖는 프레임상에 반도체칩을 적재할수 있도록 다수로 형성된 수용공간을 2개의 반도체칩이 수용될수 있는 높이를 갖도록 형성하되 상기 수용공간의 저면에는 반도체칩의 디바이스가 바닥면에서 이격되게 지지하는 단차부를 형성함과 동시에 수용공간의 모서리부에는 반도체칩의 모서리를 그 디바이스가 수용공간의 측면으로부터 이격되게 지지하는 지지부를 돌출형성하여 이루어진 반도체칩 적재용 트레이에 의해 달성된다.The object of the present invention is to form a receiving space formed in a number to accommodate a semiconductor chip on a frame having a predetermined size to have a height that can accommodate the two semiconductor chips, but the bottom of the receiving space of the device of the semiconductor chip It is achieved by a semiconductor chip stacking tray formed by protruding a support portion for supporting the device from the side of the accommodation space at the corner of the receiving space while forming a step portion for supporting the surface spaced apart. .

도 1은 본 고안의 평면구성도,1 is a plan view of the present invention,

도 2는 본 고안의 일부 확대단면구성도,2 is a partially enlarged cross-sectional configuration of the present invention,

도 3은 본 고안의 트레이를 적층한 구조를 보여주는 일부 확대단면구성도,3 is a partially enlarged cross-sectional view showing a structure in which the tray of the present invention is laminated;

도 4는 도 3의 측면을 보여주는 일부 확대단면구서도,4 is a partially enlarged cross-sectional view showing the side of FIG.

도 5는 본 고안의 요부 확대평면구성도,5 is an enlarged plan view of the main part of the present invention;

도 6은 도의 다른 실시예를 보여주는 확대평면구성도,6 is an enlarged plan view showing another embodiment of FIG.

도 7은 종래의 트레이를 보여주는 일부 확대단면구성도,Figure 7 is a partial enlarged cross-sectional view showing a conventional tray,

도 8은 도 7의 트레이를 적층한 구조를 보여주는 일부 확대단면구성도.8 is a partially enlarged cross-sectional view illustrating a structure in which the trays of FIG. 7 are stacked;

＜도면의주요부분에대한부호의설명＞<Description of the symbols for the main parts of the drawings>

4. 반도체칩 6. 디바이스 10. 프레임4. Semiconductor chip 6. Device 10. Frame

15. 수용공간부 20. 단차부15. Accommodating space 20. Step

25. 지지부 26. 삽입홈25. Support part 26. Insertion groove

이하 본 고안의 바람직한 실시예를 첨부도면을 참조하여 구체적으로 살펴보기로 한다.Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

먼저 본 고안은 반도체칩(4)이 사각형상의 몸체(5)에 양측면 또는 전측면으로 돌출되게 디바이스(6)를 구비하되 그 모서리(5a)에는 디바이스가 설치될수 없음을 이용하여 가능하게 된다.First of all, the present invention is provided by using the device 6 such that the semiconductor chip 4 protrudes on both sides or the front side of the rectangular body 5, but the device 5 cannot be installed at the corner 5a.

도 1내지 도 5는 반도체칩(4)의 양측면으로 디바이스(6)를 구비한 실시예를 보여주는 것이고, 도 6은 반도체칩(4)의 전측면으로 디바이스(6)를 구비한 실시예를 보여주는 것이다.1 to 5 show an embodiment with the device 6 on both sides of the semiconductor chip 4, and FIG. 6 shows an embodiment with the device 6 on the front side of the semiconductor chip 4. will be.

이러한 본 고안은 도 1 내지 도 6에 도시된 바와같이 가로×세로×높이가 일정한 규격을 갖는 프레임(10)상에 다수의 반도체칩 수용공간을 형성하여 몸체(5)의 측면으로 다수의 디바이스(6)를 형성하고 있는 반도체칩(4)을 적재하는 것에 있어서,The present invention, as shown in Figures 1 to 6 by forming a plurality of semiconductor chip receiving space on the frame 10 having a constant horizontal × vertical × height standard, a plurality of devices ( In loading the semiconductor chip 4 which forms 6),

상기 수용공간(15)은 그 높이의 폭이 2개의 반도체칩(4)(4')을 적재할수 있는 높이(h)를 갖도록 형성하되 상기 수용공간의 저면에는 반도체칩(4)의 디바이스가 바닥면에서 이격되게 몸체(5)를 지지하는 단차부(20)를 형성하고, 수용공간의 모서리부에는 반도체칩(4)(4')의 모서리(5a)를 그 디바이스(6)가 수용공간(15)의 측벽(A)(B)으로부터 이격되게 지지하는 지지부(25)를 돌출형성하여 이루어진다.The accommodating space 15 is formed such that the width of the height has a height h for loading two semiconductor chips 4 and 4 ', and the bottom of the accommodating space has a bottom of the device of the semiconductor chip 4. The step portion 20 supporting the body 5 is spaced apart from the surface, and the corner portion 5a of the semiconductor chip 4, 4 'is formed at the corner portion of the accommodating space. 15 is formed by protruding the support portion 25 to be spaced apart from the side wall (A) (B).

상기 지지부(25)는 수용공간(15)의 모서리부를 이루는 양측벽(A)(B)으로부터 돌출되게 지지면(a)(b)을 형성하여 반도체칩(4)(4')의 모서리(5a)를 안내, 지지하는 삽입홈(26)을 형성하게 된다.The support part 25 forms the support surfaces a and b so as to protrude from both side walls A and B, which form the corners of the accommodation space 15, and thus the edges 5a of the semiconductor chips 4 and 4 '. ) To guide and support the insertion groove (26).

이때 상기 삽입홈(26)은 반도체칩(4)(4')의 삽입을 용이하게 하기 위해 상광하협의 경사를 이루게 된다.At this time, the insertion groove 26 is inclined to the upper and lower narrow in order to facilitate the insertion of the semiconductor chip (4) (4 ').

한편, 상기한 프레임(10)은 정해진 규격에 의해 일반적인 반도체칩(4)을 3개이상 적재할수 있는 높이를 형성하기는 곤란하게 되고, 2개를 적재함에 있어서도 수용공간(15)의 바닥면을 거의 최하측으로 형성되게 설계하여야만 가능하게 된다.On the other hand, the frame 10 is difficult to form a height that can be loaded three or more of the general semiconductor chip (4) according to a predetermined standard, and even when the two stacking the bottom surface of the accommodating space (15) This is only possible if it is designed to be formed almost at the bottom.

또한 상기한 반도체칩(4)은 그 형태에 따라 수용공간(15)의 형상을 다양하게 변형하여 실시할 수 있음은 물론이다.In addition, the semiconductor chip 4 may be implemented by variously modifying the shape of the accommodation space 15 according to its shape.

미설명부호로서, 11트레이를 운반시 사람 또는 별도의 기계수단에 의해 파지하게 되는 파지부를 나타내는 것이다.As an unexplained reference, it indicates a grip that is held by a person or a separate mechanical means when transporting the 11 tray.

다음은 상기와같이 구성된 본 고안의 작용에 대해 살펴보기로 한다.Next will be described the operation of the present invention configured as described above.

먼저 도 1 및 도 2에 도시된 바와같이 본 고안의 트레이에 다수로 형성된 수용공간(15)으로 반도체칩(4)을 적재하게 된다.First, as shown in FIGS. 1 and 2, the semiconductor chip 4 is loaded into the receiving space 15 formed in a plurality of trays of the present invention.

이를 좀더 구체적으로 살펴보면 상기 수용공간(15)의 모서리부에 형성된 삽입홈(26)을 따라 반도체칩(4)의 모서리(5a)가 안내되는 상태로 삽입하여 적재하게 된다.In more detail, the edge 5a of the semiconductor chip 4 is inserted and loaded along the insertion groove 26 formed at the corner of the accommodation space 15.

이때 상기 삽입홈(26)은 상광하협으로 형성되어 반도체칩(4)을 삽입하는 작업이 용이하게 된다.At this time, the insertion groove 26 is formed in the upper and lower narrow is easy to insert the semiconductor chip (4).

이와같이 수용공간(15)내에 적재된 반도체칩(4)은 수용공간의 저면에 돌출형성된 단차부(20)에 지지되어 반도체칩(4)의 디바이스(6)가 수용공간(15)의 바닥으로부터 이격되는 상태로 적재된다.The semiconductor chip 4 loaded in the accommodation space 15 is supported by the stepped portion 20 protruding from the bottom of the accommodation space such that the device 6 of the semiconductor chip 4 is spaced apart from the bottom of the accommodation space 15. It is loaded in such a state.

또한 상기 반도체칩(4)은 그 모서리(5a)가 수용공간(15)의 모서리부에 돌출형성된 지지면(a)(b)에 의해 지지되어 반도체칩(4)의 디바이스(6)가 수용공간(15)의 측벽으로부터 이격된 상태로 적재되게 된다.In addition, the semiconductor chip 4 is supported by the support surface (a) (b), the edge (5a) of which is protruded at the corner of the receiving space 15 so that the device 6 of the semiconductor chip 4 is accommodated It is loaded in a state spaced apart from the side wall of 15.

이때 상기 반도체칩(4)의 모서리(5a)와 수용공간(15)의 지지면(a)(b)사이에 형성되는 틈새는 반도체칩(4)의 디바이스(6)와 수용공간(15)의 측벽(A)(B)사이에 형성되는 틈새보다 작게 형성되어 디바이스(6)가 측벽(A)(B)으로부터 이격가능하게 되는 것이다.At this time, the gap formed between the edge 5a of the semiconductor chip 4 and the support surface (a) (b) of the accommodating space 15 is formed between the device 6 and the accommodating space 15 of the semiconductor chip 4. It is formed smaller than the gap formed between the side walls (A) and (B) so that the device 6 is spaced apart from the side walls (A) and (B).

이와같이 수용공간(15)에 적재된 반도체칩(4)은 그 디바이스(6)가 수용공간(15)의 바닥과 측벽으로 이격되어 손상되지 않는 상태로 용이하게 적재하게 되는 것이다.In this way, the semiconductor chip 4 loaded in the accommodation space 15 is easily loaded in such a state that the device 6 is spaced apart from the bottom and sidewalls of the accommodation space 15 without being damaged.

이와같은 상태에서 도 3 및 도 4에 도시된 바와같이 상기 1차적으로 적재된 반도체칩(4)의 상부로 다른 반도체칩(4')을 전술한 방법과 동일하게 삽입하여 적재하게 된다.In this state, as shown in FIGS. 3 and 4, another semiconductor chip 4 ′ is inserted and loaded in the same manner as the above-described method on top of the first stacked semiconductor chip 4.

이때 상부에 위치하는 반도체칩(4')은 그 저면이 하부에 위치하는 반도체칩(4)에 맞닿아 지지되는 상태로 적재되어 그 디바이스(6)는 수용공간(15)의 바닥과 측벽으로부터 간섭않게 되는 것이다.At this time, the semiconductor chip 4 'positioned at the upper side is loaded with the bottom surface of the semiconductor chip 4 in contact with and supported at the lower side so that the device 6 interferes with the bottom and sidewall of the receiving space 15. It will not be.

이와같이 프레임(10)상에 다수로 형성된 각 수용공간(15)내에 2개씩의 반도체칩(4)(4')을 적재한 트레이는 그 상부로 또 다른 반도체칩을 전술한 바와같이 적재한 트레이를 적층하는 구조로 보관, 운반 및 포장을 하게 되는 것이다.In this way, a tray in which two semiconductor chips 4 and 4 'are stacked in each of the accommodating spaces 15 formed on the frame 10 has a tray in which another semiconductor chip is stacked as described above. Laminated structure is to store, transport and packaging.

이상에서 상세히 살펴본 바와같이 본 고안의 반도체칩 적재용 트레이는 규격화된 사이즈를 갖는 프레임상에 형성된 다수의 반도체칩 수용공간에 각 2개씩의 반도체칩을 적재하게 되어 하나의 트레이에 종래의 반도체칩을 적재하는 수효의 2배를 적재가능하게 되므로 반도체칩의 보관, 운반에 따른 비용과 그 포장비용등의 제반 비용을 절감하게 되므로 반도체칩의 가격경쟁이 우수하게 되는 효과를 갖게 되는 것이다.As described in detail above, the semiconductor chip stacking tray according to the present invention loads two semiconductor chips each into a plurality of semiconductor chip receiving spaces formed on a frame having a standardized size, thereby placing a conventional semiconductor chip in one tray. Since it is possible to load two times the number of loading, it is possible to reduce the overall costs such as the cost of storing and transporting the semiconductor chip and its packaging cost, so that the price competition of the semiconductor chip is excellent.

Claims

In forming a plurality of semiconductor chip accommodating spaces on a frame 10 having a predetermined size to load the semiconductor chips 4 forming the plurality of devices 6 on the side of the body 5,

The accommodating space 15 is formed such that the width of the height has a height h for loading two semiconductor chips 4 and 4 ', and the bottom of the accommodating space has a bottom of the device of the semiconductor chip 4. The step portion 20 supporting the body 5 is spaced apart from the surface, and the corner portion 5a of the semiconductor chip 4, 4 'is formed at the corner portion of the accommodating space. By protruding the support portion 25 to be spaced apart from the side wall (A) (B) of 15), the semiconductor chip device is spaced apart in the receiving space characterized in that the two to be loaded in a state to exclude interference Semiconductor chip loading tray.

The method of claim 1,

The support part 25 forms the support surfaces a and b so as to protrude from both side walls A and B, which form the corners of the accommodation space 15, and thus the edges 5a of the semiconductor chips 4 and 4 '. The tray for loading a semiconductor chip, characterized in that formed to form an insertion groove (26) for guiding and supporting.

The method of claim 2,

The insertion groove (26) is a semiconductor chip stacking tray, characterized in that to form a slope of the upper and lower narrow in order to facilitate the insertion of the semiconductor chip (4) (4 ').