KR19980055754A - Flash memory device and repair method using the same - Google Patents
Flash memory device and repair method using the same Download PDFInfo
- Publication number
- KR19980055754A KR19980055754A KR1019960074990A KR19960074990A KR19980055754A KR 19980055754 A KR19980055754 A KR 19980055754A KR 1019960074990 A KR1019960074990 A KR 1019960074990A KR 19960074990 A KR19960074990 A KR 19960074990A KR 19980055754 A KR19980055754 A KR 19980055754A
- Authority
- KR
- South Korea
- Prior art keywords
- repair
- program
- fuse cell
- cell
- sense amplifier
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Abstract
본 발명은 리페어를 수행한 후 리페어 확인 동작시 기존의 센스 앰프 회로에 리페어 확인 회로를 부가적으로 구성하여 확인 동작을 수행함으로써, 회로 구성이 간단하고, 확인 시간을 단축시킬 수 있는 플래쉬 메모리 장치 및 그를 이용한 리페어 방법에 관한 것이다.The present invention provides a flash memory device that can be configured to perform a check operation by additionally configuring a repair check circuit in an existing sense amplifier circuit during a repair check operation after performing a repair, thereby simplifying a circuit configuration and shortening a check time. It is related with the repair method using him.
Description
본 발명은 플래쉬 메모리 장치 및 그를 이용한 리페어 방법에 관한 것으로, 특히 리페어를 수행한 후 리페어 확인 동작시 기존의 센스 앰프 회로에 리페어 확보 회로를 부가적으로 구성하여 확인 동작을 수행함으로써, 회로 구성이 간단하고, 확인 시간을 단축시킬 수 있는 플래쉬 메모리 장치 및 그를 이용한 리페어 방법에 관한 것이다.The present invention relates to a flash memory device and a repair method using the same. In particular, after repairing, a circuit configuration is simplified by additionally configuring a repair securing circuit in an existing sense amplifier circuit and performing a verify operation. The present invention relates to a flash memory device capable of shortening a confirmation time and a repair method using the same.
도 1은 종래의 플래쉬 메모리셀의 리페어 방법을 설명하기 위해 도시한 흐름도이다. 시작 신호로부터 단계(101)에서 리페어 셋업 명령을 입력한 후, 단계(102)로 진행하여 퓨즈 셀에 프로그램을 수행하기 위한 3개의 프로그램 싸이클 명령을 입력하게 된다. 이 후, 단계(103)로 진행하여 불량(fail)난 셀의 어드레스를 입력한 후, 단계(104)로 진행하여 4번째 싸이클을 수행하게 된다. 이 때, 단계(105)에서 퓨즈 셀에 프로그램이 시작되며, 프로그램에 필요한 최대 시간을 외부에서 설정한 후 대기하게 된다. 이 후, 단계(106)에서 리페어 확인 명령을 입력한 후, 단계(107)로 진행하여 퓨즈 셀을 확인하게 된다. 상기 단계(107)에서 퓨즈 셀의 프로그램 상태가 불량(fail)이면, 상기 리페어 프로그램 명령을 수행하는 단계(101)로 복귀하고, 퓨즈 셀의 프로그램 상태가 정상이면 리페어 동작을 종료하게 된다.1 is a flowchart illustrating a conventional repair method of a flash memory cell. After inputting the repair setup command in step 101 from the start signal, the process proceeds to step 102 in which three program cycle commands for executing a program are input to the fuse cell. After that, the process proceeds to step 103, inputs the address of the failed cell, and then proceeds to step 104 to perform the fourth cycle. At this time, the program is started in the fuse cell in step 105, the maximum time required for the program is set from the outside to wait. Thereafter, after inputting a repair confirmation command in step 106, the process proceeds to step 107 to check the fuse cell. If the program state of the fuse cell is failed in step 107, the process returns to step 101 of performing the repair program command. If the program state of the fuse cell is normal, the repair operation is terminated.
도 2는 종래의 플래쉬 메모리 장치의 회로도이다.2 is a circuit diagram of a conventional flash memory device.
읽기 동작, 소거 확인 동작 및 프로그램 확인 동작에서만 동작하는 센스 앰프 회로이다. 입력 신호 S1은 Y-방향으로의 컬럼 선택 신호이고, S2는 X-방향으로의 로우(Row) 선택 신호이다. 그리고, 입력 신호 S3은 읽기 동작, 소거 확인 동작 및 프로그램 확인 동작시 로우(Low) 상태가 되어 센스 앰프(1)가 동작을 하게 된다. 이 때, 제 1 노드(K1)는 메인 셀 어레이(2)의 출력 값을 갖으며, 제 2 노드(K2)는 레퍼런스 셀 어레이(3)의 출력 값을 갖게 된다. 상기 두 노드의 데이터 값은 센싱한 결과로서 다음단의 전압 센스 앰프로 공급되며, 메인 셀 어레이(1)의 데이터를 최종적으로 센싱하게 된다.This is a sense amplifier circuit that operates only in read operation, erase check operation, and program check operation. The input signal S1 is a column select signal in the Y-direction, and S2 is a row select signal in the X-direction. The input signal S3 becomes a low state during the read operation, the erase check operation, and the program check operation, so that the sense amplifier 1 operates. In this case, the first node K1 has an output value of the main cell array 2, and the second node K2 has an output value of the reference cell array 3. The data values of the two nodes are supplied to the voltage sense amplifier of the next stage as a result of sensing and finally sense the data of the main cell array 1.
그리고, 리페어할 때는 별도의 플래쉬 퓨즈 셀을 구성하여 또 다른 명령에 의해 프로그램 및 프로그램 확인 동작을 수행하여 리페어 동작을 수행하게 된다.When repairing, a separate flash fuse cell is configured to perform a program and a program check operation by another command to perform a repair operation.
이러한 종래의 리페어 회로는 별도의 플래쉬 퓨즈 셀을 구성하여 또 다른 명령에 의해 리페어 퓨즈 셀의 프로그램 및 프로그램 확인 동작을 수행함으로써, 추가적인 테스트 시간을 필요로 한다. 그리고, 기존의 엠버디드(Embeded) 알고리즘과는 별도로 리페어 확인 회로를 필요로 하게 되어 회로가 복잡해지는 단점이 있다.The conventional repair circuit requires an additional test time by configuring a separate flash fuse cell to perform a program and program check operation of the repair fuse cell by another command. In addition, since the repair confirmation circuit is required separately from the existing embedded algorithm, the circuit is complicated.
따라서, 본 발명은 기존의 센스 앰프 회로에 리페어 확인 회로를 부가적으로 구성하여 확인 동작을 수행함으로써, 회로 구성이 간단하고, 확인 시간을 단축시킬 수 있는 플래쉬 메모리 장치 및 그를 이용한 리페어 방법을 제공하는 데 그 목적이 있다.Accordingly, the present invention provides a flash memory device and a repair method using the same by additionally configuring a repair confirming circuit in an existing sense amplifier circuit and performing a confirming operation. Its purpose is to.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치는 센스 앰프 회로, 메인 셀 어레이 및 레퍼런스 셀 어레이로 구성된 플래쉬 메모리 장치에서, 리페어 퓨즈 셀 확인 신호를 입력으로 하는 패스 트랜지스터와, 상기 패스 트랜지스터를 통해 상기 메인 셀 어레이의 출력을 검출하는 제 1 노드에 접속되는 리페어 퓨즈 셀 어레이와, 상기 리페어 퓨즈 셀 확인 신호 및 센스 앰프 인에이블 신호를 입력으로 하여 상기 센스 앰프 회로를 구동하기 위한 출력신호를 출력하도록 하는 낸드게이트로 구성된 것을 특징으로 한다.According to an aspect of the present invention, a flash memory device includes a pass transistor configured as a repair fuse cell confirmation signal and a pass transistor in a flash memory device including a sense amplifier circuit, a main cell array, and a reference cell array. A repair fuse cell array connected to a first node that detects an output of the main cell array and an output signal for driving the sense amplifier circuit by inputting the repair fuse cell confirmation signal and a sense amplifier enable signal It is characterized by consisting of the NAND gate.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 리페어 방법은 리페어 셋업 명령을 입력한 후, 퓨즈 셀에 프로그램을 수행하기 위한 3개의 프로그램 싸이클 명령을 입력하는 단계와, 불량난 셀의 어드레스를 입력한 후, 4번째 싸이클을 수행하는 단계와, 퓨즈 셀의 불량 유무를 확인하는 단계와, 상기 확인 결과 퓨즈 셀의 프로그램 상태가 불량이면, 상기 리페어 프로그램 명령을 수행하는 단계로 복귀하고, 퓨즈 셀의 프로그램 상태가 정상이면 리페어 동작을 종료하는 단계로 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided a repair method of a flash memory cell, after inputting a repair setup command, inputting three program cycle commands for executing a program to a fuse cell, and an address of a defective cell. After inputting the key, performing the fourth cycle, checking whether the fuse cell is defective or not, and if the program state of the fuse cell is bad, the process returns to the step of executing the repair program command, and the fuse If the program state of the cell is normal, characterized in that the step of terminating the repair operation.
본 발명은 리페어 한 후 리페어 확인 동작시 별도의 명령을 주지 않고, 내부 확인 동작을 통해 수행하게 된다.In the present invention, after repairing, the repair check operation is performed through an internal check operation without giving a separate command.
도 1은 종래의 플래쉬 메모리셀의 리페어 방법을 설명하기 위해 도시한 흐름도.1 is a flowchart illustrating a conventional repair method of a flash memory cell.
도 2는 종래의 플래쉬 메모리 장치의 회로도.2 is a circuit diagram of a conventional flash memory device.
도 3은 본 발명에 따른 플래쉬 메모리셀의 리페어 방법을 설명하기 위해 도시한 흐름도.3 is a flowchart illustrating a repair method of a flash memory cell according to the present invention.
도 4는 본 발명에 따른 플래쉬 메모리 장치의 회로도.4 is a circuit diagram of a flash memory device according to the present invention.
도 5는 도 4의 리페어 퓨즈 셀 어레이의 상세한 회로도.FIG. 5 is a detailed circuit diagram of the repair fuse cell array of FIG. 4. FIG.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1, 11 : 센스 앰프 회로2, 12 : 메인 셀 어레이1, 11: sense amplifier circuit 2, 12: main cell array
3, 13 : 레퍼런스 셀 어레이14 : 리페어 퓨즈 셀 어레이3, 13: reference cell array 14: repair fuse cell array
본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 플래쉬 메모리 셀의 리페어 방법을 설명하기 위해 도시한 흐름도이다.3 is a flowchart illustrating a repair method of a flash memory cell according to the present invention.
시작 신호로부터 단계(201)에서 리페어 셋업 명령을 입력한 후, 단계(202)로 진행하여 퓨즈 셀에 프로그램을 수행하기 위한 3개의 프로그램 싸이클 명령을 입력하게 된다. 이 후, 단계(203)로 진행하여 불량(fail)난 셀의 어드레스를 입력한 후, 단계(204)로 진행하여 4번째 싸이클을 수행하게 된다. 이 후, 단계(205)로 진행하여 퓨즈 셀의 불량 유무를 확인하게 된다. 상기 단계(205)에서 퓨즈 셀의 프로그램 상태가 불량(fail) 셀이면, 상기 리페어 프로그램 명령을 수행하는 단계(201)로 복귀하고, 퓨즈 셀의 프로그램 상태가 정상이면 리페어 동작을 종료하게 된다.After entering the repair setup command in step 201 from the start signal, the process proceeds to step 202 to input three program cycle commands for executing a program in the fuse cell. Thereafter, the process proceeds to step 203 and inputs the address of the failed cell, and then the process proceeds to step 204 to perform the fourth cycle. After that, the process proceeds to step 205 to check whether the fuse cell is defective. If the program state of the fuse cell is a fail cell in step 205, the process returns to step 201 of performing the repair program command. If the program state of the fuse cell is normal, the repair operation is terminated.
도 4는 본 발명에 따른 플래쉬 메모리 장치의 회로도로서, 센스 앰프 회로(11), 메인 셀 어레이(12) 및 레퍼런스 셀 어레이(13)로 구성된 기존의 플래쉬 메모리 장치에서, 리페어 퓨즈 셀 어레이(14)가 리페어 퓨즈 셀 확인 신호(S12)를 입력으로 하는 패스 트랜지스터(N5)를 통해 메인 셀 어레이(12)의 출력을 검출하는 제 1 노드(11)에 접속된다. 또한, 상기 리페어 퓨즈 셀 확인 신호(S12)가 제 1 인버터(11)를 통해 낸드게이트(15)의 어느 한 입력 단자로 입력되고, 상기 낸드게이트(15)의 다른 한 입력 단자로 센스 앰프 인에이블 신호(S11)가 입력되게 된다. 상기 낸드게이트(15)의 출력 신호가 제 2 인버터(12)를 통해 센스 앰프 회로(11)의 입력 단자로 입력되게 된다.4 is a circuit diagram of a flash memory device according to the present invention, in the conventional flash memory device composed of the sense amplifier circuit 11, the main cell array 12 and the reference cell array 13, the repair fuse cell array 14 Is connected to the first node 11 which detects the output of the main cell array 12 via the pass transistor N5 which receives the repair fuse cell confirmation signal S12 as an input. In addition, the repair fuse cell confirmation signal S12 is input to one input terminal of the NAND gate 15 through the first inverter 11, and a sense amplifier is enabled to the other input terminal of the NAND gate 15. The signal S11 is input. The output signal of the NAND gate 15 is input to the input terminal of the sense amplifier circuit 11 through the second inverter 12.
센스 앰프 회로(11)의 동작은 읽기 동작, 소거 확인 동작 및 프로그램 확인 동작을 수행할 때, 상기 제 2 인버터(12)를 통해 공급되는 낸드게이트(15)의 출력신호(S13)에 따라 동작된다. 이 때, 리페어 확인 신호(S12)가 하이(high) 상태로 되어 패스 트랜지스터(N5)가 턴온 되고, 패스 트랜지스터(N2)는 턴오프 된다. 즉, 노말 셀(Normal cell) 경로가 차단되고, 리페어 퓨즈 셀 경로가 도통되어 패스 트랜지스터(N5)의 소스(Source) 노드는 패스 트랜지스터(N2)의 소스 노드와 공유하여 제 1 노드(K11)에 접속되며, 패스 트랜지스터(N5)의 드레인(Drain) 노드는 리페어 퓨즈 셀 어레이(14)와 접속되게 된다.The operation of the sense amplifier circuit 11 is operated according to the output signal S13 of the NAND gate 15 supplied through the second inverter 12 when performing a read operation, an erase check operation, and a program check operation. . At this time, the repair confirmation signal S12 is in a high state so that the pass transistor N5 is turned on and the pass transistor N2 is turned off. That is, the normal cell path is cut off and the repair fuse cell path is turned on so that the source node of the pass transistor N5 is shared with the source node of the pass transistor N2 to the first node K11. The drain node of the pass transistor N5 is connected to the repair fuse cell array 14.
도 5는 도 4의 리페어 퓨즈 셀 어레이의 상세한 회로도로서, 리페어 퓨즈 셀 어레이의 프로그램 및 프로그램 확인 동작을 설명하면 다음과 같다.FIG. 5 is a detailed circuit diagram of the repair fuse cell array of FIG. 4. The program and program check operations of the repair fuse cell array are described below.
먼저, 프로그램 동작은 리페어 명령에 따라 리페어 퓨즈 셀 프로그램 입력 신호(S21)가 하이 상태로 되고, 인버터(12 및 13)에 의해 퓨즈 셀(51)의 드레인에 연결된 노드(K51)는 하이 상태(5V)로 되고, 상기 노드(K51)의 전압에 의해 제어되는 트랜지스터(N4)가 턴온되어 노드(52)가 로우상태(0V)로 된다. 상기 노드(52)의 전압에 의해 트랜지스터(P3)는 턴온되고, 노드(53)는 하이 상태의 전압(VSG)으로 된다. 그리고, 입력신호(S22)가 로우상태일 때, 트랜지스터(PHO)가 턴온되어 노드(54)가 고전압(12V) 상태로 된다. 이 때, 리페어 퓨즈 셀 프로그램 입력 신호(S21)가 로우 상태로 되어 도 4의 패스 트랜지스터(N5)는 턴오프 됨으로 센스 앰프 회로와 분리되게 되며 리페어 퓨즈 셀에 프로그램되게 된다.First, in the program operation, the repair fuse cell program input signal S21 becomes high according to the repair command, and the node K51 connected to the drain of the fuse cell 51 by the inverters 12 and 13 is in a high state (5V). ), The transistor N4 controlled by the voltage of the node K51 is turned on, and the node 52 is brought into a low state (0V). The transistor P3 is turned on by the voltage of the node 52, and the node 53 is turned into a high voltage VSG. When the input signal S22 is in the low state, the transistor PHO is turned on to bring the node 54 into the high voltage 12V state. At this time, the repair fuse cell program input signal S21 is turned low so that the pass transistor N5 of FIG. 4 is turned off to be separated from the sense amplifier circuit and programmed in the repair fuse cell.
리페어 퓨즈 셀에 프로그램이 끝난 후, 확인 동작이 시작될 때, 리페어 퓨즈 셀 프로그램 입력 신호(S21)는 하이 상태로 되며, 리페어 퓨즈 셀 확인 신호(S22)가 하이 상태로 되어 노드(51)가 로우 상태로 된다. 이 때, 도 4의 패스 트랜지스터(N5)가 턴온되어 인버터(11)의 출력인 로우 상태의 리페어 퓨즈 셀 확인 신호(S22)가 낸드게이트(15) 및 제 2 인버터(12)를 통해 리페어 퓨즈 셀 확인 신호(S22)로 된다. 상기 리페어 퓨즈 셀 확인 신호(S22)의 전위는 Vcc-2Vt 보다 낮은 전위이므로 트랜지스터(P3)가 턴온되어 노드(53)는 하이 상태의 전압(VSG)으로 된다. 그리고, 노드(52)의 전위는 리페어 퓨즈 셀 확인 신호(S23)가 로우 상태일 때, 트랜지스터(PH1)이 턴온되어 노드(54)가 하이 상태의 전압(4V)으로 되어 확인 동작을 수행하게 된다.After the program is completed in the repair fuse cell, when the check operation is started, the repair fuse cell program input signal S21 becomes high and the repair fuse cell confirmation signal S22 becomes high so that the node 51 is low. It becomes At this time, the pass transistor N5 of FIG. 4 is turned on so that the repair fuse cell confirmation signal S22 having a low state, which is the output of the inverter 11, is repaired through the NAND gate 15 and the second inverter 12. A confirmation signal S22 is provided. Since the potential of the repair fuse cell confirmation signal S22 is lower than Vcc-2Vt, the transistor P3 is turned on, and the node 53 becomes a high voltage VSG. When the repair fuse cell confirmation signal S23 is low, the potential of the node 52 is turned on so that the transistor PH1 is turned on so that the node 54 becomes a high voltage 4V. .
상술한 내용을 요약하면 [표 1]과 같다.The above-mentioned contents are summarized in [Table 1].
[표 1]TABLE 1
상술한 바와 같이 본 발명에 의하면 리페어를 수행한 후 리페어 확인 동작시 기존의 센스 앰프 회로에 리페어 확인 회로를 부가적으로 구성하여 확인 동작을 수행함으로써, 회로 구성이 간단하고, 확인 시간을 단축시킬 수 있는 탁월한 효과가 있다.As described above, according to the present invention, after the repair is performed, the repair confirmation circuit is additionally configured in the existing sense amplifier circuit during the repair check operation to perform the check operation, thereby simplifying the circuit configuration and reducing the check time. That has an excellent effect.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960074990A KR100231724B1 (en) | 1996-12-28 | 1996-12-28 | Flash memory device and repair method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960074990A KR100231724B1 (en) | 1996-12-28 | 1996-12-28 | Flash memory device and repair method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980055754A true KR19980055754A (en) | 1998-09-25 |
| KR100231724B1 KR100231724B1 (en) | 1999-11-15 |
Family
ID=19491729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960074990A KR100231724B1 (en) | 1996-12-28 | 1996-12-28 | Flash memory device and repair method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100231724B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100542688B1 (en) * | 1998-12-30 | 2006-04-20 | 주식회사 하이닉스반도체 | Read disturbance detection circuit of repair register cell and its erasing method |
| KR100761399B1 (en) * | 2000-12-30 | 2007-09-27 | 주식회사 하이닉스반도체 | Redundancy circuit |
| US9330781B2 (en) | 2014-04-07 | 2016-05-03 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and memory system including the same |
-
1996
- 1996-12-28 KR KR1019960074990A patent/KR100231724B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100542688B1 (en) * | 1998-12-30 | 2006-04-20 | 주식회사 하이닉스반도체 | Read disturbance detection circuit of repair register cell and its erasing method |
| KR100761399B1 (en) * | 2000-12-30 | 2007-09-27 | 주식회사 하이닉스반도체 | Redundancy circuit |
| US9330781B2 (en) | 2014-04-07 | 2016-05-03 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and memory system including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100231724B1 (en) | 1999-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6243839B1 (en) | Non-volatile memory system including apparatus for testing memory elements by writing and verifying data patterns | |
| KR100722771B1 (en) | Repair circuit for semiconductor memory device and method thereof | |
| US5793775A (en) | Low voltage test mode operation enable scheme with hardware safeguard | |
| US6903980B2 (en) | Nonvolatile semiconductor memory device capable of correcting over-erased memory cells | |
| US20090207663A1 (en) | Flash Memory Devices Including Ready/Busy Control Circuits and Methods of Testing the Same | |
| JPH09128983A (en) | Method for setting of threshold voltage of reference memory cell for memory device | |
| US6469932B2 (en) | Memory with row redundancy | |
| US20030007415A1 (en) | Apparatus for externally timing high voltage cycles of non-volatile memory system | |
| US6711056B2 (en) | Memory with row redundancy | |
| JP3405651B2 (en) | Nonvolatile semiconductor memory device | |
| KR100231724B1 (en) | Flash memory device and repair method | |
| US20080112240A1 (en) | Memory device and method of repairing the same | |
| JP2748335B2 (en) | Electrically configurable nonvolatile memory with built-in test function | |
| KR0182868B1 (en) | Repair circuit and repair method of flash memory | |
| US7359251B2 (en) | Non-volatile semiconductor memory device, erase method for same, and test method for same | |
| KR20030001611A (en) | Flash memory device and method of programing using the same | |
| US5561631A (en) | High-speed minimal logic self blank checking method for programmable logic device | |
| JP3039400B2 (en) | Nonvolatile semiconductor memory device and method for testing block erase in nonvolatile semiconductor memory device | |
| US6188621B1 (en) | Test circuit for flash memory device and method thereof | |
| US6732308B1 (en) | Integration of embedded and test mode timer | |
| KR20050086290A (en) | Method of verifying program for nand flash memory device | |
| KR100193445B1 (en) | Fault Address Reading Circuit and Method thereof of Semiconductor Memory Device | |
| JPH05243386A (en) | Semiconductor memory device | |
| KR100226262B1 (en) | Repair fault testing circuit for semiconductor memory | |
| JPH06150680A (en) | Nonvolatile semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070720 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |