KR19980055747A - Manufacturing method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 제공하는 것으로, 소정의 공정을 거쳐 제 1 폴리실리콘층과 유전체막을 이루는 하부 산화막 및 질화막이 형성된 실리콘기판 상에 산화공정을 실시하여 ONO 구조를 갖는 유전체막 형성시 고 전압 트랜지스터 영역에는 게이트 산화막을 형성한다. 즉, 고 전압용 게이트 산화막을 한 번의 공정에 의해 형성하므로써 두께 조절이 용이하고, 불순물 및 감광막 패턴에 의한 오염을 방지할 수 있으며 공정수가 감소되어 소자의 수율을 향상시킬 수 있는 효과가 있다.SUMMARY OF THE INVENTION The present invention provides a method for manufacturing a semiconductor device, and when forming a dielectric film having an ONO structure by performing an oxidation process on a silicon substrate having a lower oxide film and a nitride film forming a first polysilicon layer and a dielectric film through a predetermined process, A gate oxide film is formed in the high voltage transistor region. That is, by forming the high voltage gate oxide film by one process, thickness control is easy, contamination by impurities and photoresist patterns can be prevented, and the number of processes is reduced, thereby improving the yield of the device.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히 한 번의 산화공정으로 고 저압용 게이트 산화막을 형성할 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of forming a high and low voltage gate oxide film in one oxidation step.
일반적으로 스플리트(Split) 게이트 구조의 플래쉬 메모리 셀은 선택 게이트 부분과 플로팅 게이트를 포함하는 적층(Stack) 게이트로 이루어진다. 플래쉬 메모리는 고 전압을 요구하는 동작원리 때문에 주변회로에 고 전압 및 저 전압용 트랜지스터가 형성되며 이 고 전압 및 저 전압용 트랜지스터 각각 다른 두께의 게이트 산화막을 필요로 한다. 종래의 주변회로에 대한 각 게이트 산화막을 제조하기 위해서는 소정의 공정을 거쳐 플로팅 게이트 및 컨트롤 게이트로 이루어지는 적층 게이트가 형성된 실리콘기판 상에 나이트라이드층을 형성한다. 다음으로 고 전압용 트랜지스터 영역에 형성된 나이트라이드층을 제거한 후 게이트 산화를 시켜고 전압용 제 1 게이트 산화막을 형성한다. 다음으로 저 전압용 트랜지스터 영역 및 적층 게이트의 일측 부분의 나이트라이드층을 제거한 후 게이트 산화를 시켜 저 전압용 게이트 산화막 및 선택 게이트 산화막을완성시키는 동시에 고 전압용 제 2 게이트 산화막을 형성시켜 고 전압용 게이트 산화막은 2번에 걸친 산화공정으로 두껍게 형성되고, 저 저압용 트랜지스터 영역에 형성되는 저 전압용 게이트 산화막은 1번에 걸친 산화공정으로 얇게 형성되는 동시에 적층 게이트의 노출된 일 부분에도 1번의 산화공정에 의해 선택 게이트 산화막이 얇게 형성된다.In general, a flash memory cell having a split gate structure includes a stack gate including a select gate portion and a floating gate. Flash memory has high voltage and low voltage transistors formed in a peripheral circuit because of the operation principle requiring high voltage, and each of the high voltage and low voltage transistors requires a gate oxide film having a different thickness. In order to manufacture each gate oxide film for a conventional peripheral circuit, a nitride layer is formed on a silicon substrate on which a stacked gate consisting of a floating gate and a control gate is formed through a predetermined process. Next, after the nitride layer formed in the high voltage transistor region is removed, gate oxidation is performed to form a first gate oxide film for voltage. Next, after removing the low voltage transistor region and the nitride layer on one side of the stacked gate, gate oxidation is performed to complete the low voltage gate oxide film and the select gate oxide film, and to form a high voltage second gate oxide film. The gate oxide film is thickly formed by two oxidation processes, and the low-voltage gate oxide film formed in the low-low voltage transistor region is thinly formed by one oxidation process, and at the same time, one oxide is exposed to a part of the stacked gate. The select gate oxide film is formed thin by the process.
그러나 상술한 종래 방법에 의해 2번에 걸쳐 형성되는 고 전압 트랜지스터용 게이트 산화막은 제 1 게이트 산화막 및 제 2 게이트 산화막 사이에 나이트라이드층 식각 및 감광막 패턴 제거에 의해 발생되는 불순물 들로 인해 그 특성이 악화되며 고 전압용 게이트 산화막의 두께 조절이 어렵다. 또한 저 전압용 게이트 산화막을 성장시키기 전에 실시되는 세정공정은 등방성 식각특성에 의해 적층 게이트의 일측벽에 형성된 나이트라이드 스페이서의 하부에 있는 산화막(터널 산화막 또는 증착된 산화막)을 식각하므로써 언더컷(Under Cut) 현상을 유발하게 되고 이는 플래쉬 메모리 셀의 신뢰성 및 생산 수율 저하의 문제점을 발생시킨다.However, the gate oxide film for the high voltage transistor formed twice by the above-described conventional method has its characteristics due to impurities generated by nitride layer etching and photoresist pattern removal between the first gate oxide film and the second gate oxide film. Deterioration is difficult to control the thickness of the gate oxide film for high voltage. In addition, the cleaning process performed before the growth of the low-voltage gate oxide film is performed by etching the oxide film (tunnel oxide film or deposited oxide film) under the nitride spacer formed on one side wall of the laminated gate due to the isotropic etching characteristic. This leads to problems of reliability and production yield of flash memory cells.
따라서 본 발명은 소정의 공정을 거쳐 제 1 폴리실리콘층과 유전체막을 이루는 하부 산화막 및 질화막이 형성된 실리콘 기판 상에 산화공정을 실시하여 ONO 구조를 갖는 유전체막 형성시 고 전압 트랜지스터 영역에 게이트 산화막을 형성하여 두께 조절이 용이하고, 불순물 및 감광막 패턴에 의한 오염을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것을 그 목적으로 한다.Therefore, according to the present invention, an oxide process is performed on a silicon substrate having a lower oxide film and a nitride film forming a first polysilicon layer and a dielectric film through a predetermined process to form a gate oxide film in a high voltage transistor region when forming a dielectric film having an ONO structure. It is therefore an object of the present invention to provide a method for manufacturing a semiconductor device, the thickness of which can be easily adjusted and which can prevent contamination by impurities and photosensitive film patterns.
상술한 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 제조방법은 소정의 공정을 거쳐 플로팅 게이트 및 유전체막을 이루는 하부 산화막과 질화막이 형성된 실리콘 기판상에 산화공정을 실시하여 메모리 셀 영역에 ONO 구조를 갖는 유전체막을 형성하는 동시에 고 전압용 영역에 게이트 산화막을 형성하는 단계와; 상기 실리콘 기판의 전체 상부면에 제 2 폴리실리콘층 및 TEOS막을 순차적으로 형성한 후 상기 제 2 폴리실리콘층 마스크를 이용한 자기 정합 식각을 실시하여 메모리 셀 영역에는 컨트롤 게이트, 유전체막 및 플로팅 게이트로 이루어지는 적층 게이트를 형성하는 동시에 저 전압 트랜지스터 영역에 상기 TEOS 및 제 2 폴리실리콘층을 제거하는 단계와; 상기 실리콘 기판의 전체 상부면에 절연막을 형성한 후 저 전압 트랜지스터 영역을 노출시키는 단계와, 상기 실리콘 기판 상에 산화공정을 실시하여 저 전압 트랜지스터 영역에 게이트 산화막을 형성하는 단계로 이루어지며 상기 절연막은 나이트라이드층 및 산화막 중 어느 하나로 이루어진다.A semiconductor device manufacturing method according to the present invention for achieving the above object is subjected to an oxidation process on a silicon substrate formed with a lower oxide film and a nitride film forming a floating gate and a dielectric film through a predetermined process to form an ONO structure in the memory cell region. Forming a gate oxide film in a region for high voltage at the same time as forming a dielectric film having; The second polysilicon layer and the TEOS layer are sequentially formed on the entire upper surface of the silicon substrate, and then self-aligned etching is performed using the second polysilicon layer mask to form a control gate, a dielectric layer, and a floating gate in the memory cell region. Removing the TEOS and second polysilicon layer in a low voltage transistor region while forming a stacked gate; Forming an insulating film on the entire upper surface of the silicon substrate and exposing a low voltage transistor region; and performing an oxidation process on the silicon substrate to form a gate oxide film in the low voltage transistor region. It is made of any one of a nitride layer and an oxide film.
이하, 본 발명에 다른 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail.
본 발명은 소정의 공정을 거쳐 고 전압 트랜지스터 영역, 저 전압 트랜지스터 영역 및 메모리 셀 영역에 터널 산화막, 제 1 폴리실리콘층 및 유전체막을 이루는 하부 산화막 질화막이 형성된 상태에서 제 1 폴리실리콘층 마스크를 사용하여 제 1 폴리실리콘층을 패터닝한다. 이때, 메모리 셀 영역은 제 1 폴리실리콘층은 패터닝되고, 고 전압 및 저 전압 트랜지스터 영역의 제 1 폴리실리콘층은 제거된다.The present invention uses a first polysilicon layer mask in a state where a lower oxide nitride film forming a tunnel oxide film, a first polysilicon layer, and a dielectric film is formed in a high voltage transistor region, a low voltage transistor region, and a memory cell region through a predetermined process. The first polysilicon layer is patterned. In this case, the first polysilicon layer is patterned in the memory cell region, and the first polysilicon layer in the high voltage and low voltage transistor regions is removed.
다음으로 고 전압 트랜지스터의 채널 영역에 문턱전압(Vt) 조절을 위해 불순물을 주입시킨 후 실리콘 기판의 전체 상부면에 산화공정을 실시한다. 이때, 메모리 셀 영역에는 ONO 구조를 갖는 유전체막이 형성되고, 고 전압 트랜지스터 영역에는 소정두께를 갖는 고 전압용 게이트 산화막이 형성된다.Next, an impurity is implanted into the channel region of the high voltage transistor to control the threshold voltage (Vt), and then an oxidation process is performed on the entire upper surface of the silicon substrate. At this time, a dielectric film having an ONO structure is formed in the memory cell region, and a high voltage gate oxide film having a predetermined thickness is formed in the high voltage transistor region.
다음으로 실리콘 기판의 전체 상부면에 제 2 폴리실리콘층 및 TEOS(Tetra Ethyl Otho Silicate)막을 순차적으로 형성한 후 제 2 폴리실리콘층 마스크를 이용한 자기 정합 식각을 실시한다. 이때, 메모리 셀 영역에는 컨트롤 게이트, 유전체막 및 플로팅 게이트로 이루어지는 적층 게이트가 형성되고, 고 전압 트랜지스터 영역에는 고 전압 게이트 전극이 형성되며 저 전압 트랜지스터 영역에는 TEOS 및 제 2 폴리실리콘층이 제거된다.Next, second polysilicon layers and TEOS (Tetra Ethyl Otho Silicate) films are sequentially formed on the entire upper surface of the silicon substrate, and then self-aligned etching is performed using the second polysilicon layer mask. In this case, a stacked gate including a control gate, a dielectric layer, and a floating gate is formed in the memory cell region, a high voltage gate electrode is formed in the high voltage transistor region, and the TEOS and the second polysilicon layer are removed in the low voltage transistor region.
다음으로 실리콘 기판의 전체 상부면에 불순물 이온을 주입한 후 절연막을 형성한다. 상기 절연막은 나이트라이드 또는 산화막으로 이루어진다. 이때, 고 전압 트랜지스터 영역 및 메모리 셀 영역에는 소스 및 드레인 접합영역이 형성되고, 저 전압 트랜지스터의 채널 영역에 주입된 불순물은 문턱전압 조절로 사용된다.Next, impurity ions are implanted into the entire upper surface of the silicon substrate to form an insulating film. The insulating film is formed of a nitride or an oxide film. In this case, source and drain junction regions are formed in the high voltage transistor region and the memory cell region, and impurities implanted into the channel region of the low voltage transistor are used to adjust the threshold voltage.
다음으로 셀 스페이서 마스크를 사용하여 절연막을 패터닝한 후 습식식각을 실시한다. 이때, 메모리 셀 영역의 적층 게이트 일측부분은 노출되고, 저 전압 트랜지스터 영역은 완전히 노출된다.Next, the insulating film is patterned using a cell spacer mask, and then wet etching is performed. In this case, one side of the stacked gate of the memory cell region is exposed, and the low voltage transistor region is completely exposed.
다음으로 실리콘 기판 상에 산화공정을 실시하여 저 전압 트랜지스터 영역에 게이트 산화막을 형성한 후 실리콘 기판의 전체 상부면에 제 3 폴리실리콘층 및 실리사이드층을 순차적으로 형성한다.Next, an oxidation process is performed on the silicon substrate to form a gate oxide film in the low voltage transistor region, and then a third polysilicon layer and a silicide layer are sequentially formed on the entire upper surface of the silicon substrate.
다음으로 제 3 폴리실리콘층 마스크를 사용하여 실리사이드층 및 제 3 폴리실리콘층을 패터닝한다. 이때, 메모리 셀 영역에는 셀렉트 게이트가 형성되고, 고 전압 트랜지스터 영역에는 실리사이드층 및 제 3 폴리실리콘층이 완전히 제거되며 저 전압 트랜지스터 영역에는 저 전압 게이트 전극이 형성된다.Next, the silicide layer and the third polysilicon layer are patterned using a third polysilicon layer mask. At this time, the select gate is formed in the memory cell region, the silicide layer and the third polysilicon layer are completely removed in the high voltage transistor region, and the low voltage gate electrode is formed in the low voltage transistor region.
상술한 바와 같이 본 발명에 의하면 소정의 공정을 거쳐 제 1 폴리실리콘층과 유전체막을 이루는 하부 산화막 및 질화막이 형성된 실리콘 기판 상에 산화공정을 실시하여 ONO 구조를 갖는 유전체막 형성시 고 전압 트랜지스터 영역에는 게이트 산화막을 형성한다. 즉, 고 전압용 게이트 산화막을 한 번의 공정에 의해 형성하므로써 두께 조절이 용이하고, 불순물 및 감광막 패턴에 의해 오염을 방지할 수 있으며 공정수가 감소되어 소자의 수율을 향상시킬 수 있는 효과가 있다.As described above, according to the present invention, an oxidation process is performed on a silicon substrate on which a lower oxide film and a nitride film forming a first polysilicon layer and a dielectric film are formed through a predetermined process to form a dielectric film having an ONO structure. A gate oxide film is formed. That is, by forming the high voltage gate oxide film in one process, thickness control is easy, contamination can be prevented by impurities and photoresist patterns, and the number of processes is reduced, thereby improving the yield of the device.
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