KR19980054750A - Ferroelectric memory device - Google Patents

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KR19980054750A KR1019960073916A KR19960073916A KR19980054750A KR 19980054750 A KR19980054750 A KR 19980054750A KR 1019960073916 A KR1019960073916 A KR 1019960073916A KR 19960073916 A KR19960073916 A KR 19960073916A KR 19980054750 A KR19980054750 A KR 19980054750A
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정동진
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김광호
삼성전자 주식회사
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Abstract

본 발명은 강유전체 메모리 장치에 관한 것이다. 본 발명의 요지는 강유전체 메모리 장치에 있어서, 일정방향으로 연장되는 활성영역상에 소오스 영역과 드레인 영역이 형성된 기판과, 상기 소오스 영역과 드레인 영역사이에 상기 활성영역이 형성된 방향과 직교하는 방향으로 연장된 게이트 전극과, 상기 기판상에서 상기 게이트 전극을 덮고, 제1층간 절연막내에 형성되는 강유전체 캐패시터의 상부전극, 강유전체막, 하부전극과, 상기 층간 절연막상에 형성되는 제2층간 절연막과, 상기 제2층간 절연막상에서 상기 활성영역이 형성된 방향과 동일한 방향이면서 상기 활성 영역 바로 위로 연장되고, 비트라인 접속용 콘택홀을 통하여 상기 드레인 영역과 접속되는 비트라인을 가지는 것이다.The present invention relates to a ferroelectric memory device. SUMMARY OF THE INVENTION In the ferroelectric memory device, a substrate in which a source region and a drain region are formed on an active region extending in a predetermined direction, and extends in a direction perpendicular to a direction in which the active region is formed between the source region and the drain region. The gate electrode, the upper electrode, the ferroelectric film, the lower electrode of the ferroelectric capacitor formed in the first interlayer insulating film covering the gate electrode on the substrate, and the second interlayer insulating film formed on the interlayer insulating film, and the second And a bit line extending in the same direction as the direction in which the active region is formed on the interlayer insulating layer and extending directly above the active region, and connected to the drain region through a bit line connection contact hole.

Description

강유전체 메모리 장치Ferroelectric memory device

본 발명은 강유전체 메모리 장치에 관한 것으로, 특히 고집적화가 가능한 강유전체 메모리 장치에 관한 것이다.The present invention relates to a ferroelectric memory device, and more particularly to a ferroelectric memory device capable of high integration.

일반적으로, 박막 형성 기술의 진보에 의하여 강유전체막을 이용한 불휘발성 메모리 장치에 대한 연구가 활발하게 이루어지고 있다. 강유전체 메모리 장치는 강유전체막의 분극 반전 특성 및 그 잔류분극을 이용한 것으로 고속으로 리이드(read) 및 라이트(write) 동작이 가능한 장점을 가지고 있다. 강유전체막의 분극반전은 쌍극자(dipole)의 회전에 의한 것이기 때문에 다른 불휘발성 메모리 예를들면 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory) 또는 플래쉬(Flash) 메모리 장치와 비교하여 동작 속도가 104∼105배 빠르다. 또한 미세화 및 최적설계를 통하여 라이트 동작 속도가 수백 내지 수십 나노초(ns) 범위로 다이나믹 램(Dynamic RAM)에 필적하는 고속성의 실현이 가능하다. 그리고 분극반전에 필요한 전압도 2V∼5V로서 충분하기 때문에 라이트 동작에 10V∼12V 정도의 높은 전압이 요구되는 이이피롬 또는 플래쉬 메모리 장치와 달리 저전압 단일 전원으로 동작이 가능한 장점이 있다. 강유전체 메모리 장치는 유전체 캐패시터형 메모리(Ferroelectric RAM)와, 강유전체의 자발분극에 의한 반도체 표면의 저항변화를 검출하는 방식을 채용한 강유전체 전계효과 트랜지스터형 메모리(MFSFET)가 있다. 도 1은 일반적인 강유전체 메모리 장치중 하나의 트랜지스터와 하나의 캐패시터로 구성된 단위 쎌에 대한 등가회로도이다. 도 1을 참조하면, 엔형 모오스 트랜지스터 Tr은 워드라인 W에 연결된 게이트 G로 구성된다. 드레인 D는 비트라인 B에 연결되고, 소오스 S는 강유전체 캐패시터 C의 한 전극에 연결된다. 강유전체 캐패시터 C의 다른 전극은 플레이트 라인 P에 접속된다. 도 2는 도 1의 수직단면도이다. 도 2를 참조하면, 종래의 강유전체 메모리 장치는 엔형 모오스 트랜지스터 Tr를 가진다. 상기 트랜지스터 Tr은 피형 실리콘 기판 1상에서 게이트 산화막 2위에 형성된 게이트 전극 3과, 상기 실리콘 기판 1내에 자기정합에 의해 형성된 엔형 소오스 영역 4 및 드레인 영역 5를 포함한다. 또한 소자분리용 산화막(Local Oxidation of seperation: 이하 LOCOS) 6위에는 제1층간절연막 7상에 예를들면 백금(Pt)으로 이루어진 하부전극 8, 강유전체(PZT)로 이루어진 강유전체막 9 및 알루미늄으로 이루어진 상부전극 10이 순차적으로 적층된 강유전체 캐패시터가 형성되어 있다. 상기 소오스 영역 4와 상부전극 10은 금속 배선 12에 의해 콘택홀 11을 통해 서로 연결되어 있다. 또한 트랜지스터 Tr 상에는 제2층간절연막 13이 적층되어 있다. 상기 드레인 영역 5에는 알루미늄으로 이루어지는 배선전극 15가 형성되어 있다. 또한, 강유전체 캐패시터를 구성하는 하부전극 7, 강유전체막 8, 상부전극 10은 각각의 패터닝을 위한 포토 마스크가 요구된다. 전술한 바와 같이 구성된 강유전체 메모리 장치는, 평탄화 공정이 진행된 소자분리용 비활성 영역 예를들면 필드산화막(field oxide)상의 제1층간 절연막위에 강유전체 캐패시터의 하부전극, 강유전체 캐패시터의 강유전체막, 강유전체 캐패시터의 상부전극을 순차적으로 적층함에 따라 고집적화된 강유전체 메모리 장치의 제조에 부적합한 단점이 있을 뿐만아니라. 강유전체 캐패시터의 상부전극과 엔형 활성영역과의 연결 12를 위한 금속 연결부가 요구되는 장점이 있다.In general, researches on nonvolatile memory devices using ferroelectric films have been actively conducted due to advances in thin film formation technology. The ferroelectric memory device utilizes the polarization reversal characteristic of the ferroelectric film and the residual polarization thereof, and has a merit of enabling read and write operations at high speed. Since the polarization inversion of the ferroelectric film is caused by the rotation of the dipole, the operating speed is 10 4 ~ in comparison with other nonvolatile memories such as EEPROM (Electroly Erasable Programmable Read Only Memory) or Flash memory devices. 10 5 times faster In addition, through miniaturization and optimal design, the write operation speed can be realized at high speed comparable to the dynamic RAM in the range of hundreds to tens of nanoseconds (ns). In addition, since the voltage required for polarization reversal is also sufficient as 2V to 5V, unlike a pyromium or flash memory device requiring a high voltage of about 10V to 12V for write operation, it is possible to operate with a single low voltage power supply. A ferroelectric memory device includes a dielectric capacitor type memory (Ferroelectric RAM) and a ferroelectric field effect transistor type memory (MFSFET) employing a method of detecting a change in resistance of the semiconductor surface due to spontaneous polarization of the ferroelectric. FIG. 1 is an equivalent circuit diagram of a unit V consisting of one transistor and one capacitor in a typical ferroelectric memory device. Referring to FIG. 1, the N-type transistor Tr includes a gate G connected to a word line W. Referring to FIG. The drain D is connected to the bit line B, and the source S is connected to one electrode of the ferroelectric capacitor C. The other electrode of the ferroelectric capacitor C is connected to the plate line P. 2 is a vertical cross-sectional view of FIG. Referring to FIG. 2, a conventional ferroelectric memory device has an N-type MOS transistor Tr. The transistor Tr includes a gate electrode 3 formed on the gate oxide film 2 on the silicon substrate 1 and an N-type source region 4 and a drain region 5 formed by self-alignment in the silicon substrate 1. In addition, the LOCOS 6 is positioned on the first interlayer insulating film 7, for example, a lower electrode 8 made of platinum (Pt), a ferroelectric film 9 made of ferroelectric (PZT), and an upper part made of aluminum. A ferroelectric capacitor in which electrodes 10 are sequentially stacked is formed. The source region 4 and the upper electrode 10 are connected to each other through the contact hole 11 by the metal wire 12. A second interlayer insulating film 13 is laminated on the transistor Tr. In the drain region 5, a wiring electrode 15 made of aluminum is formed. In addition, the lower electrode 7, the ferroelectric film 8, and the upper electrode 10 constituting the ferroelectric capacitor require a photo mask for respective patterning. The ferroelectric memory device configured as described above includes a lower electrode of a ferroelectric capacitor, a ferroelectric film of a ferroelectric capacitor, and an upper portion of a ferroelectric capacitor on an inactive region for device isolation, for example, a planarization process, for example, on a first interlayer insulating film on a field oxide film. The sequential stacking of the electrodes not only has disadvantages that are unsuitable for the fabrication of highly integrated ferroelectric memory devices. There is an advantage that a metal connection for connecting the upper electrode of the ferroelectric capacitor and the N-type active region 12 is required.

본 발명의 목적은 각각의 패터닝을 위한 포토 마스크 및 금속 연결부가 필요없이 제조할 수 있어 고집적화에 유리한 강유전체 메모리 장치 및 그 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a ferroelectric memory device and a method of manufacturing the same, which can be manufactured without the need for a photo mask and a metal connection part for each patterning, which is advantageous for high integration.

본 발명의 다른 목적은 단순화된 공정으로 제조할 수 있는 제조 용이성을 가지는 강유전체 메모리 장치를 제공함에 있다.Another object of the present invention is to provide a ferroelectric memory device having manufacturing ease of manufacturing in a simplified process.

도 1은 일반적인 강유전체 메모리 장치중 하나의 트랜지스터와 하나의 캐패시터로 구성된 단위 쎌에 대한 등가회로도.1 is an equivalent circuit diagram of a unit V consisting of one transistor and one capacitor in a typical ferroelectric memory device.

도 2는 도 1의 수직단면도.2 is a vertical cross-sectional view of FIG.

도 3은 본 발명의 일실시예에 따른 강유전체 메모리 장치의 레이아웃도.3 is a layout diagram of a ferroelectric memory device according to an embodiment of the present invention.

도 4는 도 3의 수직단면도.4 is a vertical cross-sectional view of FIG.

도 5 ∼ 도 9는 본 발명의 일실시예에 따른 강유전체 메모리 장치의 제조공정을 보여주는 수직단면도들.5 to 9 are vertical sectional views showing a manufacturing process of a ferroelectric memory device according to an embodiment of the present invention.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 강유전체 메모리 장치에 있어서, 일정방향으로 연장되는 활성영역상에 소오스 영역과 드레인 영역이 형성된 기판과, 상기 소오스 영역과 드레인 영역사이에 상기 활성영역이 형성된 방향과 직교하는 방향으로 연장된 게이트 전극과, 상기 기판상에서 상기 게이트 전극을 덮고, 제1층간 절연막내에 형성되는 강유전체 캐패시터의 상부전극, 강유전체막, 하부전극과, 상기 층간 절연막상에 형성되는 제2층간 절연막과, 상기 제2층간 절연막상에서 상기 활성영역이 형성된 방향과 동일한 방향이면서 상기 활성 영역 바로 위로 연장되고, 비트라인 접속용 콘택홀을 통하여 상기 드레인 영역과 접속되는 비트라인을 특징으로 한다.According to the technical idea of the present invention for achieving the above objects, in the ferroelectric memory device, a substrate having a source region and a drain region formed on an active region extending in a predetermined direction, and the active region between the source region and the drain region; A gate electrode extending in a direction orthogonal to a direction in which a region is formed, an upper electrode, a ferroelectric film, a lower electrode of a ferroelectric capacitor formed in a first interlayer insulating film, covering the gate electrode on the substrate, and formed on the interlayer insulating film A second interlayer insulating layer and a bit line extending in the same direction as the direction in which the active region is formed on the second interlayer insulating layer and extending directly above the active region, and connected to the drain region through a bit line connection contact hole. do.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals have the same reference numerals as much as possible even if displayed on different drawings.

도 3은 본 발명의 일실시예에 따른 강유전체 메모리 장치의 레이아웃도이다. 도 3을 참조하면, 활성 영역 100과, 매몰 콘택(여기서는 하부전극) 110과, 게이트(여기서 워드라인) 105와, 비트라인 113과, 직접 콘택 112와, 강유전체막 108로 구성됨을 보여준다.3 is a layout diagram of a ferroelectric memory device according to an embodiment of the present invention. Referring to FIG. 3, the active region 100, the buried contact (here, the lower electrode) 110, the gate (here, the word line) 105, the bit line 113, the direct contact 112, and the ferroelectric layer 108 are illustrated.

도 4는 도 3의 수직단면도이다. 이후 도 5 ∼ 도 9에서 제조공정 과정과 더불어 구조가 설명된다.4 is a vertical cross-sectional view of FIG. Hereinafter, the structure together with the manufacturing process in FIGS. 5 to 9 will be described.

도 5 ∼ 도 9는 본 발명의 일실시예에 따른 강유전체 메모리 장치의 제조공정을 보여주는 수직단면도들이다. 도 5 ∼ 도 9를 참조하면, 피형 기판 101위에 소자간이 분리를 위한 산화막 공정을 통하여 활성영역 103, 104를 정의하고, 통상의 CMOS FET을 형성하기 위한 게이트 산화막 공정을 진행한 후, 워드라인 역할을 수행하는 게이트 전극 105를 형성하고, 강유전체 캐패서터와의 층간 절연을 위한 제1층간 절연막 106을 형성한다. 도 6에 도시된 바와 같이, 강유전체 캐패시터의 형성을 위한 콘택홀(Contact Hole) 107을 형성하고, 강유전체 캐패시터 상부전극에 해당하는 막직을 측벽 스페이서(Spacer) 형태로 구성하여 강유전체 캐패시터의 상부전극 108을 형성한 후, 강유전체 막질로 그 콘택홀을 매몰하여 강유전체 캐패시터의 강유전체막 109를 구성한다. 이렇게 하여 형성된 스페이서 형태의 강유전체 캐패시터의 상부전극은 플레이트 라인이 된다. 도 7에서와 같이, 강유전체 캐패시터의 하부전극을 위한 콘택홀을 형성하여 강유전체 캐패시터의 하부전극 물질로 그 콘택홀을 매몰하여 강유전체 캐패시터의 하부전극을 구성한다. 이렇게 하여 형성된 강유전체 캐패시터의 하부전극은 엔형 활성영역 103과 강유전체 캐패시터를 전기적으로 연결하는 역할을 수행한다. 이후 강유전체 캐패시터와 비트라인과의 층간 분리를 위한 제2층간 절연막 111을 제1층간 절연막상에 형성한다. 도 8에서와 같이, 비트라인과 엔형 활성영역 104와의 전기적인 연결을 위한 콘택홀 112를 형성하고, 상기 비트라인 112를 형성하면, 도 9에서와 같은 단면을 얻을 수가 있다. 전술한 도 4를 참조하면, 피형 기판 101로부터 제1층간 절연막 106까지는 통상의 씨모오스 제조공정으로 진행될 수 있으며, 강유전체 캐패시터를 위한 콘택홀의 형성은 통상의 플라즈마에 의한 건식식각 방법에 의해 형성될 수 있다. 강유전체 캐패시터의 상부전극과 플레이트 라인에 해당하는 상기 강유전체 콘택홀 107내에 형성되는 스페이서 108은 백금, 이리듐(Ir), 루테늄(Ru), 텅스텐(W), 산화이리듐(IrO2), 산화루테늄(RuO2)등의 물질을 증착하여 반응성 이온 식각(Reactive Ion Etch)법에 의한 스페이서 식각을 수행함으로써 간단히 구현할 수 있다. 강유전체 콘택홀 107내의 강유전물질 109의 매몰은 졸-겔(Sol-Gel) PZT, PLZT로 매몰하거나 혹은 이트륨(Y1)계라 불리우는 강유전물질, 기타의 강유전물질로 매몰하여 식각 배치 공정을 거침으로써 수행할 수 있다. 강유전체 캐패시터의 하부전극인 강유전체 콘택홀내에 형성되는 콘택홀 110은 플라즈마법이나 반응성 이온 식각법에 의한 건식식각 방법에 의해 형성하고, 이렇게 하여 형성된 콘택홀 110의 매몰은 강유전체 캐패시터의 하부전극물질, 티타늄 질화막(TiN)과 텅스텐(W)을 순차적으로 침적하여 에치백(Etch Back)함으로써 구현하거나 백금, 이리듐, 루테늄, 텅스텐, 산화이리듐, 산화루테늄등의 물질을 매몰하여 에치백함으로써 구현할 수 있다. 이후, 제2층간 절연막을 통상의 화학기상증착법에 의해 구현한 다음, 비트라인을 위한 직접 콘택(direct contact) 112를 플라즈마법에 의한 건식식각법으로 구성하고, 비트라인 113을 폴리실리콘, 텅스텐, 알루미늄등으로 배선한다.5 to 9 are vertical cross-sectional views illustrating a manufacturing process of a ferroelectric memory device according to an embodiment of the present invention. 5 through 9, active regions 103 and 104 are defined on the substrate 101 through an oxide process for isolation between devices, and a gate oxide process for forming a conventional CMOS FET is performed. And a first interlayer insulating film 106 for interlayer insulation with the ferroelectric capacitor. As shown in FIG. 6, the upper electrode 108 of the ferroelectric capacitor is formed by forming a contact hole 107 for forming a ferroelectric capacitor and forming a film texture corresponding to the upper electrode of the ferroelectric capacitor in the form of a sidewall spacer. After forming, the contact hole is buried in a ferroelectric film to form a ferroelectric film 109 of the ferroelectric capacitor. The upper electrode of the spacer-type ferroelectric capacitor thus formed becomes a plate line. As shown in FIG. 7, the contact hole for the lower electrode of the ferroelectric capacitor is formed to bury the contact hole with the lower electrode material of the ferroelectric capacitor to form the lower electrode of the ferroelectric capacitor. The lower electrode of the ferroelectric capacitor thus formed serves to electrically connect the N-type active region 103 and the ferroelectric capacitor. Thereafter, a second interlayer insulating film 111 is formed on the first interlayer insulating film for interlayer separation between the ferroelectric capacitor and the bit line. As shown in FIG. 8, when the contact hole 112 for electrical connection between the bit line and the N type active region 104 is formed and the bit line 112 is formed, a cross section as shown in FIG. 9 can be obtained. Referring to FIG. 4 described above, the substrate 101 to the first interlayer insulating layer 106 may be processed by a conventional CMOS manufacturing process, and the formation of a contact hole for the ferroelectric capacitor may be formed by a dry etching method using a conventional plasma. have. The spacer 108 formed in the ferroelectric contact hole 107 corresponding to the upper electrode and the plate line of the ferroelectric capacitor is platinum, iridium (Ir), ruthenium (Ru), tungsten (W), iridium oxide (IrO 2 ), ruthenium oxide (RuO). 2 ) by depositing a material, such as can be easily implemented by performing a spacer etching by the reactive ion etching (Reactive Ion Etch) method. The investment of the ferroelectric material 109 in the ferroelectric contact hole 107 may be performed by burying it with Sol-Gel PZT, PLZT, or by ferroelectric material called yttrium or other ferroelectric material and undergoing an etching batch process. Can be. The contact hole 110 formed in the ferroelectric contact hole, which is the lower electrode of the ferroelectric capacitor, is formed by a dry etching method using a plasma method or a reactive ion etching method, and the buried contact hole 110 is formed by the lower electrode material of the ferroelectric capacitor, titanium The nitride film TiN and tungsten W may be sequentially deposited and etched back. Alternatively, the nitride film TiN and tungsten W may be sequentially etched back, or a material such as platinum, iridium, ruthenium, tungsten, iridium oxide, or ruthenium oxide may be buried and etched back. Thereafter, the second interlayer insulating film is implemented by a conventional chemical vapor deposition method, and then the direct contact 112 for the bit line is formed by dry etching using a plasma method, and the bit line 113 is formed of polysilicon, tungsten, Wire with aluminum etc.

상기한 본 발명에 따른 강유전체 메모리 장치에 따르면, 강유전체 캐패시터의 유효면적에 해당하는 부분이 강유전체 콘택홀 107의 깊이방향으로 형성되어, 평판형 강유전체 메모리 장치에 비해 약 2배 이상에 강유전체 캐패시터 유효면적의 증가 효과가 있어 고집적화할 수 있는 효과가 있다. 또한 강유전체 콘택홀내에 형성되는 스페이서가 강유전체 캐패시터의 상부전극 113과 플레이트 라인 역할을 동시에 수행함으로써 보다 간단한 공정을 제공할 수 있는 효과가 있다.According to the ferroelectric memory device according to the present invention, a portion corresponding to the effective area of the ferroelectric capacitor is formed in the depth direction of the ferroelectric contact hole 107, and the effective area of the ferroelectric capacitor is about twice as large as that of the flat-type ferroelectric memory device. There is an effect to increase the integration. In addition, the spacer formed in the ferroelectric contact hole simultaneously serves as the upper electrode 113 and the plate line of the ferroelectric capacitor, thereby providing a simpler process.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above has been limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the technical spirit of the present invention.

Claims (5)

강유전체 메모리 장치에 있어서,In a ferroelectric memory device, 일정방향으로 연장되는 활성영역상에 소오스 영역과 드레인 영역이 형성된 기판과,A substrate having a source region and a drain region formed on an active region extending in a predetermined direction; 상기 소오스 영역과 드레인 영역사이에 상기 활성영역이 형성된 방향과 직교하는 방향으로 연장된 게이트 전극과,A gate electrode extending in a direction orthogonal to a direction in which the active region is formed between the source region and the drain region; 상기 기판상에서 상기 게이트 전극을 덮고, 제1층간 절연막내에 형성되는 강유전체 캐패시터의 상부전극, 강유전체막, 하부전극과, 상기 층간 절연막상에 형성되는 제2층간 절연막과,An upper electrode, a ferroelectric film, a lower electrode of a ferroelectric capacitor formed on a first interlayer insulating film, covering the gate electrode on the substrate, and a second interlayer insulating film formed on the interlayer insulating film; 상기 제2층간 절연막상에서 상기 활성영역이 형성된 방향과 동일한 방향이면서 상기 활성 영역 바로 위로 연장되고, 비트라인 접속용 콘택홀을 통하여 상기 드레인 영역과 접속되는 비트라인을 구비함을 특징으로 하는 강유전체 메모리 장치.And a bit line extending in the same direction as the direction in which the active region is formed on the second interlayer insulating layer, and directly above the active region, and connected to the drain region through a bit line connection contact hole. . 강유전체 메모리 장치에 있어서,In a ferroelectric memory device, 제1층간 절연막내에 형성되는 강유전체 캐패시터용 콘택홀과,A contact hole for a ferroelectric capacitor formed in the first interlayer insulating film; 상기 콘택홀내에 스페이서 형태로 형성되는 상부전극과,An upper electrode formed in a spacer shape in the contact hole; 상기 스페이서내에 형성되는 강유전체막과,A ferroelectric film formed in the spacer; 상기 강유전체 물질내에 형성되는 하부전극용 콘택홀과,A lower electrode contact hole formed in the ferroelectric material; 상기 하부전극용 콘택홀내에 형성되는 하부전극을 구비함을 특징으로 하는 강유전체 메모리 장치.And a lower electrode formed in the contact hole for the lower electrode. 제1항에 있어서, 상기 상부 및 하부전극은 백금, 인듐 주석 산화물, 리니움 산화물, 루테늄 산화물, 몰리브덴 산화물로 이루어지는 군에서 적어도 하나로 형성됨을 특징으로 하는 강유전체 메모리 장치.The ferroelectric memory device of claim 1, wherein the upper and lower electrodes are formed of at least one selected from the group consisting of platinum, indium tin oxide, linium oxide, ruthenium oxide, and molybdenum oxide. 제1항에 있어서, 상기 강유전체막은 PZT 또는 PLZT로 형성됨을 특징으로 하는 강유전체 메모리 장치.The ferroelectric memory device of claim 1, wherein the ferroelectric layer is formed of PZT or PLZT. 제1항에 있어서, 상기 상부전극이 플레이트 라인임을 특징으로 하는 강유전체 메모리 장치.The ferroelectric memory device of claim 1, wherein the upper electrode is a plate line.
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