KR19980050951A

KR19980050951A - External access device of the information protection algorithm chip that can be easily accessed by a general processor

Info

Publication number: KR19980050951A
Application number: KR1019960069799A
Authority: KR
Inventors: 신기수; 손기욱
Original assignee: 양승택; 한국전자통신연구원
Priority date: 1996-12-21
Filing date: 1996-12-21
Publication date: 1998-09-15
Also published as: KR100233242B1

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

고객 주문형 칩Customer-specific chips

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

암호 알고리즘 칩의 경우 제어 목적에 따라 여러 가지의 제어신호들이 요구되므로, 일반 프로세서에서 제어하기 위하여는 별도의 소프트웨어와 하드웨어가 필요하였고 또한 이들 관계를 잘 알아야만 알고리즘 칩을 구동할 수 있다.In the case of the cryptographic algorithm chip, various control signals are required according to the control purpose. Therefore, in order to control the general processor, separate software and hardware are required, and the algorithm chip can be driven only after knowing these relationships well.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

프로세서에서 암호 알고리즘 칩을 동작시키는 명령을 일반 메모리 칩과 같이 데이터의 기록(Write)과 읽음(Read) 두가지 동작으로 단순화시킨다.The instructions for operating the cryptographic algorithm chip in the processor are simplified to two operations, such as write and read of data, like a general memory chip.

4. 발명의 중요한 용도4. Important uses of the invention

정보 보호 기능이 요구되는 음성, 영상, 데이터 및 팩시밀리 등의 다양한 종류의통신시스템Various types of communication systems such as voice, video, data and facsimile that require information protection

Description

External connection of information protection algorithm chip which can be easily accessed by general processor

본 발명은 알고리즘의 고객 주문형 칩(Custom IC) 설계에 관한 것으로, 특히 일반 프로세서 칩의 주변회로를 변경하지 않고 용이하게 정보보호 알고리즘칩과 접속할 수 있도록하는 외부 접속 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the design of an algorithm for a custom IC of an algorithm, and more particularly to an external connection device for easily connecting to an information protection algorithm chip without changing a peripheral circuit of a general processor chip.

최근에 통신의 부가 기능으로서 요구되는 정보보호 기능을 구현하기 위한 알고리즘 칩의 사용이 점차 증가하고 있다. 그러나, 정보보호 시스템에 있어서 알고리즘의 초기값이 여러 종류의 키 값으로 구성되어 데이터의 증류가 다양하며 입력, 동작, 출력, 데이터 전이 명령 등 처리 명령도 다양하다. 또한 제어 목적에 따라 여러 가지의 제어신호들이 필요하였다. 즉, 레지스터 선정신호, 병렬/직렬 선택신호, 키종류 선택 신호 등 다양한 제어 신호들이 필요하였기 때문에 프로세서에서 제어하기 위하여는 별도의 소프트웨어와 하드웨어가 필요하였고 또한 이들 관계를 잘 알아야만 알고리즘 칩을 구동할 수 있다. 그러므로, 정보보호 알고리즘 칩은 알고리즘의 동작을 제어하기 위한 복잡한 형태의 접속회로를 포함하므로 이 칩을 적용하기 위하여는 기존의 통신 처리 회로를 대폭 변경하여야만 한다.Recently, the use of an algorithm chip for implementing the information protection function required as an additional function of communication is increasing. However, in the information security system, the initial value of the algorithm is composed of several kinds of key values, so that the distillation of the data is diverse, and the processing instructions such as input, operation, output, and data transition commands also vary. In addition, various control signals were needed according to the control purpose. That is, because various control signals such as register selection signal, parallel / serial selection signal, and key type selection signal were needed, separate software and hardware were needed to control in the processor. have. Therefore, since the information protection algorithm chip includes a complicated connection circuit for controlling the operation of the algorithm, the existing communication processing circuit must be drastically changed in order to apply the chip.

따라서, 프로세서에서 정보보흐 알고리즘 칩을 동작시키는 명령을 일반 메모리 칩과 같이 데이터의 기록(Write) 멎 판독(Read) 두가지 동작으로 단순화시킴으로써 정보보호 알고리즘 칩을 이용하여 정보보호시스템의 설계를 용이하게 할 수 있는 정보보호 알고리즘 칩 내부에 있는 효율적인 외부 접속회로가 절실히 요구된다.Therefore, by simplifying the instructions for operating the information Boch algorithm chip in the processor into two operations, such as write and read of data, like the general memory chip, it is easy to design the information protection system using the information protection algorithm chip. There is an urgent need for an efficient external access circuit inside the information protection algorithm chip.

본 발명은 상기의 문제점을 해결하기 위한 것으로, 여러 종류의 키 데이터에서의 초기값 발생은 프로세서에서 수행하게 하고, 일반 메모리에 데이터를 기록하는 것과 같이 프로세서 동작의 결과인 초기값만을 알고리즘 칩에 기록(write)한다.The present invention is to solve the above problems, the generation of the initial value in the various types of key data is performed by the processor, and writes only the initial value that is the result of the processor operation in the algorithm chip, such as writing data to the general memory (write)

또한 별도의 알고리즘 동작 명령이 없이 단순히 키스트림을 읽기만 하면 알고리즘동작은 자동으로 수행할 수 있게하여 정보보흐 시스템 설계자가 알고리즘 칩을 용이하게 사용할 수 있는 외부 접속회로를 제공하는데 있다.In addition, the algorithm operation can be performed automatically by simply reading a keystream without a separate algorithm operation command, thereby providing an external access circuit that enables an information bot system designer to easily use an algorithm chip.

도1은 본 발명에 따른 암호 알고리즘 칩의 세부도,1 is a detailed view of an encryption algorithm chip according to the present invention;

도2는 본 발명에 따른 입력 레지스터의 세부도,2 is a detailed view of an input register according to the present invention;

도3은 본 발명에 따른 출력 레지스터의 세부도,3 is a detailed view of an output register according to the present invention;

도4는 본 발명에 따른 출력 래치의 세부도,4 is a detailed view of an output latch according to the present invention;

도5는 본 발명에 따른 기록 신호 및 읽기 신호 발생기의 세부도,5 is a detailed view of a write signal and a read signal generator according to the present invention;

도6은 본 발명에 따른 제어 신호 발생기(207)중 초기값 기록 신호 발생기의 구성도,6 is a configuration diagram of an initial value recording signal generator of the control signal generator 207 according to the present invention;

도7는 도6에 도시된 초기값 기록 신호 발생기의 타이밍도,FIG. 7 is a timing diagram of the initial value recording signal generator shown in FIG. 6;

도8은 본 발명에 따른 제어 신호 발생기(207) 중 키스트림 읽기 신호 발생기의구성도,8 is a block diagram of a keystream read signal generator among control signal generators 207 according to the present invention;

도9은 도8에 도시된 키스트림 읽기 신호 발생기의 타이밍도이다.9 is a timing diagram of the keystream read signal generator shown in FIG.

* 도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawing

101: 입력 레지스터 102:, 선형 궤환 쉬프트 레지스터101: input register 102 :, linear feedback shift register

103:, 선형 연결 로직 104: 쉬프트 레지스터103: linear coupling logic 104: shift register

105: 출력 레지스터 106: 출력 래치105: output register 106: output latch

107: 제어신호 발생기107: control signal generator

108: 기록 신호 및 읽기 신호 발생기108: write signal and read signal generator

109: 클럭 분주기 110, 동작/입력 선택 회로109: clock divider 110, operation / input selection circuit

상기의 목적을 달성하기 위하여, 본 발명은 외부의 프로세서로부터 입력된 병렬 데이터를 직렬로 변환하여 출력하는 입력 레지스터 수단, 직렬 데이터를 입력받아 선형 궤환시켜 출력하는 선형 궤환 쉬프트 레지스터 수단, 상기 선형 궤환 쉬프트 레지스터 수단으로부터 직렬 데이터를 입력받아 병렬 데이터로 변환하여 외부로 출력하는 출력 수단, 외부의 프로세서로부터 제어 신호를 입력받아 상기 입력 레지스터 수단, 상기 선형 궤환 쉬프트 레지스터 수단, 및 상기 출력 수단을 제어하기 위해 필요한제어 신호를 발생시키는 제어 신호 발생 수단을 구비한다.In order to achieve the above object, the present invention provides an input register means for converting and outputting parallel data input from an external processor in series, a linear feedback shift register means for receiving a linear data and outputting serial data, the linear feedback shift An output means for receiving serial data from a register means and converting the data into parallel data and outputting the same to an external device, and receiving a control signal from an external processor to control the input register means, the linear feedback shift register means, and the output means. And control signal generating means for generating a control signal.

이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도1은 본 발명에 따른 암호 알고리즘 칩의 세부도로서, 입력 레지스터(101)는프로세서로부터 들어오는 16비트 병렬 데이터를 받아 자동으로 선형 궤환 쉬프트 레지스터(102)로 직렬로 옮기는 역할을 수행한다. 알고리즘의 기본 동작이 이루어지는 부분은 원래 선형 궤환 쉬프트 레지스터(102)가 여러개 비선형적으로 결합되는 것이 보통이나 본 발명의 범위가 아니므로 도면에는 하나의 선형 궤환 쉬프트 레지스터(102)만 나타내었다. 선형 궤환 쉬프트 레지스터(102)는 스트림 암호의 가장 기본이 되는 단위로서 일반 쉬프트 레지스터(104)와 원시 다항식을 만족시키는선형 연결 로직(103)(linear connection logic)으로서 구성되었다. 출력 레지스터(105)는 키스트림을 받아 출력 래치(106)를 통하여 프로세서가 읽을 수 있도록 하여준다. 제어 신호 발생기(107)는 프로세서가 보낸 제어신호(CE,R/W)를 받아 알고리즘 칩 내부에서 필요한 제어신호를 만드는 역할을 수행한다. 선형 궤환 쉬프트레지스터(102)의 크기가 만약에 64비트라 하면 프로세서는 이 알고리즘 칩에 4워드(4x16=64 비트)의 초기값을 기록한다. 매 기록마다 제어 신호 발생기(107)에서 만들어진 신호들에 의하여 64비트는 16비트 단위로 차례로 선형 궤환 쉬프트 레지스터(102)로 직렬로 옮겨진다. 이 때 프로세서가 이 알고리즘 칩을 한 번 가상으로 읽으면(dummy read)선형 궤환 쉬프트 레지스터(102)가 동작을하여 16 비트의 키스트림이 선형 궤환 쉬프트 레지스터(102)로부터 출력 레지스터(105)로 옮겨지고 마지막으로 출력 래치(106)에 병렬로 입력된다. 이 다음부터는 프로세서는 출력 래치(106)에 있던 키스트림을 읽어내면 선형 궤환 쉬프트 레지스터(102)는 자동으로 l6비트의 다음 키스트림을 발생하여 이것은 출력 레지스터(105)를 통하여 출력 래치(106)에 입력된다. 따라서 프로세서 입장에서는 메모리를 읽어 오듯이 알고리즘칩의 출력 래치(106)를 읽기만 하면 연속적인 키스트림을 구할 수 있다.1 is a detailed diagram of a cryptographic algorithm chip in accordance with the present invention, where the input register 101 receives 16-bit parallel data from the processor and automatically transfers it to the linear feedback shift register 102 in series. The basic operation of the algorithm is usually a linear feedback shift register 102 is a general non-linear combination of several, but only one linear feedback shift register 102 is shown in the drawing because it is not the scope of the present invention. The linear feedback shift register 102 is configured as a linear connection logic 103 that satisfies the general shift register 104 and the primitive polynomial as the most basic unit of the stream cipher. The output register 105 receives the keystream and allows the processor to read it through the output latch 106. The control signal generator 107 receives a control signal (CE, R / W) sent by the processor and serves to generate the necessary control signal inside the algorithm chip. If the size of the linear feedback shift register 102 is 64 bits, the processor writes an initial value of 4 words (4x16 = 64 bits) to this algorithm chip. 64 bits are sequentially transferred to the linear feedback shift register 102 in units of 16 bits by signals generated by the control signal generator 107 for each write. At this time, if the processor virtually reads the algorithm chip once, the linear feedback shift register 102 is operated so that the 16-bit keystream is moved from the linear feedback shift register 102 to the output register 105. Finally, it is input in parallel to the output latch 106. After this, when the processor reads the keystream that was in the output latch 106, the linear feedback shift register 102 automatically generates the next keystream of l6 bits, which is output to the output latch 106 via the output register 105. Is entered. Therefore, the processor can obtain a continuous key stream by reading the output latch 106 of the algorithm chip as if the memory is read.

도2는 본 발명에 따른 입력 레지스터 회로의 세부도로서, 2개의 8비트 쉬프트 레지스터 칩으로 구성할 수 있다. 외부로부터 데이터 버스(DO 내지 D7, D8 내지 D15)를 통해 병렬로 데이터를 입력받고, 도면 부호 SO(Serial Output)에서 데이터를 직렬로 출력한다. 도 1을 참조하여 설명한 제어신호 발생기(107)로부터 클럭 신호(CLK) 및 쉬프트/로드(SHIFT/LOAD) 신호에 따라 제어된다.Fig. 2 is a detailed view of the input register circuit according to the present invention, and can be composed of two 8-bit shift register chips. Data is input in parallel through the data buses DO to D7 and D8 to D15 from the outside, and data is serially output at a serial output (SO). The control signal generator 107 described with reference to FIG. 1 is controlled according to a clock signal CLK and a shift / load signal.

도 3은 본 발명에 따른 출력 레지스터 회로의 세부도로서, 2개의 직렬 입력 병렬 출력 레지스터 칩으로 구성할 수 있다. 도면 부호 SI(Serial Input)에서 데이터를 직렬로 입력받고, 데이터 버스(D0 내지 D7, D8 내지 D15)를 통해 병렬로 데이터를 출력 래치(106)로 출력한다. 도 1을 참조하여 설명한 제어신호 발생기(107)로부터 제공된 클럭 신호(CLK) 에 따라 제어된다.3 is a detailed view of the output register circuit according to the present invention, which may be composed of two serial input parallel output register chips. Data is serially input from the SI (Serial Input), and the data is output to the output latch 106 in parallel via the data buses D0 to D7 and D8 to D15. It is controlled according to the clock signal CLK provided from the control signal generator 107 described with reference to FIG.

4는 본 발명에 따른 출력 래치 회로의 세부도로서, 데이터 버스(DI0 내지 DI7, DI8 내지 DI15)를 통해 출력 레지스터(105)로부터 데이터를 병렬로 입력받아 외부로 병렬 데이터를 출력한다. 도1을 참조하여 설명뒨 제어신호 발생기(107)로부터 제공된 클럭 신호(CU⒤)에 따라 동기되고, 기록신호 및 읽기 신호 발생기(l08)로부터 제공된 신호를 출력 인에이블 신호로 사용한다.4 is a detailed view of the output latch circuit according to the present invention, which receives data in parallel from the output register 105 through the data buses DI0 to DI7 and DI8 to DI15 and outputs parallel data to the outside. A signal supplied from the control signal generator 107 and the clock signal CU # provided from the control signal generator 107 is used as the output enable signal.

도5는 본 발명에 따른 기록신호 및 읽기 신호 발생기의 세부도이다. 외부로부터 칩_인에이블 신호(CHIP-ENABLE,CE) 및 판독/기록 신호(READ/WRITE)를 입력받는다. 제1 부정논리곱 게이트(501)는 칩_인에이블 신호(CE)와 반전된 판독/기록 신호(WRITE/READ)를 입력받아 부정논리곱하여 판독 신호(KSR)로 출력한다. 제2 부정논리곱 게이트(502)는 칩-인에이블 신호(CE)와 반전된 판독/기록 신호(READ/WRITE)를 입력받아 부정논리곱하여 기록신호(IVW)로 출력한다.5 is a detailed view of a write signal and read signal generator according to the present invention. The chip_enable signal (CHIP-ENABLE, CE) and the read / write signal (READ / WRITE) are received from the outside. The first negative logic gate 501 receives a chip_enable signal CE and an inverted read / write signal WRITE / READ and performs a negative logic multiplication to output the read signal KSR. The second negative logic gate 502 receives the chip-enable signal CE and the inverted read / write signal READ / WRITE and performs a negative logic multiplication to output the write signal IVW.

도6은 초기값 기록 신호 발생기의 세부도로서, 동기식 이진 카운터(601), 다수의 D-플립플롭(602,603,604,605,608,609,611,612,614,615,616), AND 게이트(610,612), 및 NAND 게이트(606,607)를 구비한다. 프로세서가 초기값을 쓰기위하여 신호를 보내면 기록신호(IVW)가 이 회로의 입력으로 들어오고 이 신호에 의하여 병렬입력가능신호(PE)가 만들어지며,16개의 연속 펄스로 구성된 입력 레지스터 클럭(CLKIR)과 이 클럭에 위상이 반 클럭 뒤지는 선형 궤환 쉬프트 레지스터 입력 클럭(CLKSR)이 만들어진다. 또한 선형 궤환 쉬프트 레지스터(102)의 모드를 동작/입력 선택회로(110)에서 입력 모드로 변환시켜 주는 선택신호(SEL)을 만들어 준다.Fig. 6 is a detailed view of the initial value recording signal generator, which includes a synchronous binary counter 601, a plurality of D-flip flops 602, 603, 604, 605, 608, 609, 611, 612, 614, 615, 616, AND gates 610, 612, and NAND gates 606, 607. When the processor sends a signal to write the initial value, the write signal IVW enters the input of this circuit, and the parallel input enable signal PE is generated by this signal, and the input register clock CLKIR is composed of 16 consecutive pulses. A linear feedback shift register input clock (CLKSR) is created that is half a clock behind the clock. In addition, the selection signal SEL for converting the mode of the linear feedback shift register 102 from the operation / input selection circuit 110 to the input mode is generated.

도7에서 보면 초기값 기록신호(IVW)가 로우(low)가 될 때 이 신호에 의하여 클럭 A의 한 주기 만큼의 PE신호가 생기며 또한 16개의 펄스로 구성된 입력 레지스터 클럭(CLKIR)이 발생한다. CLKIR의 첫 펄스의 올라가는 부분(rising edge)이 PE가 로우(1ow)일 때 이므로 도2의 입력 레지스터 회로의 16비트 데이터 버스의 데이터가 입력 레지스터에 병렬로 입력된다. 이 16비트의 데이터는 입력 레지스터 클럭 (CLK_IR)과 선형 궤환 쉬프트 레지스터 입력 클럭(CLK_SR)에 의하여 선형 궤환 쉬프트레지스터(102)로 옮겨간다. 이때 선형 궤환 쉬프트 레지스터 입력 클럭(CLK_SR)이 동작할 때에는 선택신호(SEL)가 로우(1ow)가 되어야 한다.Referring to FIG. 7, when the initial value write signal IVW goes low, the PE signal is generated by one cycle of the clock A and an input register clock CLKIR composed of 16 pulses is generated by this signal. Since the rising edge of the first pulse of CLKIR is when PE is low, data from the 16-bit data bus of the input register circuit of FIG. 2 is input in parallel to the input register. This 16-bit data is transferred to the linear feedback shift register 102 by an input register clock (CLK _IR ) and a linear feedback shift register input clock (CLK _SR ). At this time, when the linear feedback shift register input clock CLK _SR is operated, the selection signal SEL should be low.

도8은 본 발명에 따른 키스트림 판독 신호 발생기의 세부도로서, 동기식 이진 카운터(801), 다수의 D-플립플롭(802,803,804,806,807,809,810,811,812,815,816,819,820), 다수의 AND 게이트(808,813,814), AND 게이트(805), 및 OR 게이트(817)을 구비한다. 프로세서가 키스트림을 읽기 위하여 신호를 보내면 읽기 신호(KSR)가 만들어져 이 회로의 입력으로 들어오고 이 신호에 의하여 16개의연속 펄스로 구성된 출력 레지스터 클럭(CLK_OR)과 출력 래치의 입력 클럭(CLK_LA)이 만들어진다. 출력레지스터 클럭(CLK_OR)은 선형 궤환 쉬프트 레지스터(202)에서 알고리즘이 동작하고 난 후의 한 비트씩 데이터를 받아오는 기능을 수행한다. 따라서 출력 레지스터 클럭(CLK_OR)의 한 주기 내에는 알고리즘을 동작시키는 별도의 클럭이있어야 한다. 이러한 클럭을 선형궤환 쉬프트 레지스터의 동작 클럭(CLK_WR)이라 명하았으며 본 발명에서는 두 개만 명시하였다(CLK_WR1, CLK_WR2) 이 클럭들은 항상 동작하는 것이 아니라 외부조건 등에 의하여 동작되도록 설계하는 것이 보통이다.8 is a detailed view of a keystream read signal generator in accordance with the present invention, including a synchronous binary counter 801, multiple D-flip flops 802, 803, 804, 806, 807, 809, 810, 811, 812, 815, 816, 819, 820, multiple AND gates 808, 813, 814, AND gates 805, and OR A gate 817 is provided. When the processor sends a signal to read the keystream, a read signal (KSR) is generated and enters the input of this circuit, by which the output register clock (CLK _OR ) consisting of 16 consecutive pulses and the input latch (CLK _LA) ) Is made. The output register clock CLK _OR performs a function of receiving data one bit after the algorithm is operated in the linear feedback shift register 202. Therefore, within one period of the output register clock (CLK _OR ), there must be a separate clock to run the algorithm. These clocks are referred to as the operation clock (CLK _WR ) of the linear feedback shift register, and only two of them are specified in the present invention (CLK _WR1 and CLK _WR2 ). .

도9에서 보면 입력신호인 읽기 신호(KSR)과 클럭A(CLL_A)와 클럭B(CLK_B)로부터 출력 레지스터 클럭(CLK_OR), 출력 래치의 입력 클럭(CLK_LA), 선형 궤환 쉬프트 레지스터의 동작 클럭(CLK_WR)이 발생되는 과정을 그렸다.In Fig. 9, the read signal KSR and the clock A (CLL _A ) and the clock B (CLK _B ), which are the input signals, the output register clock CLK _OR , the input clock CLK _LA of the output latch, and the linear feedback shift register. The operation clock CLK _WR is generated.

키스트림이 필요한 경우 알고리즘 칩을 읽기만 하면 얻어질 수 있으므로 키스트림을 저장하여야 하는 별도의 메모리 공간이 필요없게 되며, 별도의 하드웨어및 소프트웨어를 요구하지 않고 기존의 통신 처리 시스템을 이용하여 정보보호 시스템을 수행할 수 있는 효과가 있다.If a keystream is needed, it can be obtained by simply reading the algorithm chip, which eliminates the need for a separate memory space to store the keystream, and does not require separate hardware and software. There is an effect that can be performed.

Claims

An input register means for converting and outputting parallel data input from an external processor in series, a linear feedback shift register means for receiving serial data and outputting the linear feedback, and receiving serial data from the linear feedback shift register means for parallel data An output means for converting and outputting to the outside, and receiving only a read / write (R / W) signal, which is a control signal of a general memory, from an external processor to control the input register means, the linear feedback shift register means, and the output means An external access device of an information protection algorithm chip, which is easily accessible by a general processor comprising a control signal generating means for generating a control signal required for the purpose.