KR19980046881A

KR19980046881A - AU3 signal termination processor

Info

Publication number: KR19980046881A
Application number: KR1019960065297A
Authority: KR
Inventors: 고제수; 최성혁
Original assignee: 양승택; 한국전자통신연구원; 이준; 한국전기통신공사
Priority date: 1996-12-13
Filing date: 1996-12-13
Publication date: 1998-09-15
Also published as: KR100216519B1

Abstract

본 발명은 AU3 신호종단 처리장치에 관한 것이다. 그 목적은 AU3 신호 단위의 회선분배 또는 그 이하의 신호분기 및 삽입기능이 요구되는 동기식 전송장비에서 국제적으로 표준화된 신호형태인 STM-4 신호포맷으로 접속하여 AU3 단위의 스위칭 및 AU3 신호 종단기능을 통하여 VC3 데이터를 추출함으로써 STM-1 신호포맷으로 변환하여 출력하는 데에 있다. 그 특징은 하향방향으로는 SOH가 처리된 STM-4 신호포맷을 갖는 77.76Mb/s 8비트 병렬 신호형태 2개를 입력받아 각각의 입력버퍼에서 위상차를 흡수하는 위상차 흡수수단과, 수신되는 78M 데이터의 전송성능을 감시하기 위하여 수신 78M 신호에 대한 BIP-8 값을 감시하는 감시수단과, AU3 신호 단위로 24×12 스위칭하는 제1스위칭 수단과, AU3 포인터를 해석하는 포인터 해석수단과, 상기 VC3 신호를 추출하는 신호추출 수단과, 4개의 상기 STM-1 신호포맷의 19.44Mb/s 병렬신호 형태로 하향 출력하는 하향출력 수단과, 상향 방향으로는 상기 STM-1 신호포맷의 19.44Mb/s 신호 4개를 입력받아 포함된 상기 VC3 신호를 분리하는 신호분리 수단과, 상기 AU3 포인터를 생성시켜 AU3 프레임을 형성시키는 프레임 형성수단과, AU3 단위로 스위칭하는 제2스위칭 수단 및 2개의 77.76Mb/s 신호형태로 상향 출력하는 상향출력 수단을 구비하여, 전후단 스위치간 루프백 기능을 두어 방향에 관계없이 AU3 단위의 스위칭 기능을 가능케 하여, STM-N 신호 내에 포함된 AU3 신호를 자유롭게 처리할 수 있으며 또한 AU3 경로 ID를 할당하여 각각의 해당 경로 ID를 인식함으로써 AU3 신호경로 단위의 전송 성능을 감시할 수 있는 데에 있다.The present invention relates to an AU3 signal termination processing apparatus. Its purpose is to provide AU3 unit switching and AU3 signal termination function by connecting to STM-4 signal format, which is an internationally standardized signal type, from synchronous transmission equipment requiring line splitting or lowering of AU3 signal units and insertion and insertion functions. By extracting the VC3 data through the STM-1 signal format and outputting. Its characteristics include a phase difference absorbing means for receiving two 77.76Mb / s 8-bit parallel signal types having an SOH-4 processed STM-4 signal format in the downward direction and absorbing the phase difference in each input buffer, and the received 78M data. Monitoring means for monitoring a BIP-8 value for a received 78M signal, first switching means for switching 24 × 12 in units of AU3 signals, pointer analysis means for interpreting an AU3 pointer, and VC3 for monitoring the transmission performance of Signal extraction means for extracting signals, downlink output means for outputting down in the form of a parallel signal of 19.44Mb / s of the four STM-1 signal formats, and 19.44Mb / s signals of the STM-1 signal format in an upward direction Signal separation means for separating the VC3 signal included four received, frame forming means for generating the AU3 pointer to form an AU3 frame, second switching means for switching in units of AU3 and two 77.76Mb / s Signal type It is equipped with an up-output means for outputting up and down, and it has a loopback function between the front and rear switches to enable the switching function in units of AU3 regardless of the direction, and can freely process the AU3 signal included in the STM-N signal and also the AU3 path. It is possible to monitor the transmission performance of AU3 signal path unit by allocating ID and recognizing each corresponding path ID.

Description

AU3 signal termination processor

본 발명은 AU3 신호종단 처리장치에 관한 것이다.The present invention relates to an AU3 signal termination processing apparatus.

일반적으로, 광대역 회선분배 장치(Brosdband Digital Cross-connect System, 이하 BDCS라고 약칭함) 및 동기식 ADM(Add-Drop Multiplexer) 장치와 같은 동기식 전송 시스템에서 STM-N 신호 내의 VC3 신호 또는 그 이하의 TU1 신호를 처리하고자 할 경우에 STM-N에 포함된 AU3 신호로부터 VC3 신호를 분리해 내야 한다. 또한, STM-N에 포함된 임의의 AU3 신호를 분배/분기 하고자 할 경우에는 AU3 단위의 스위칭 기능이 필요하다. 이를 위해 종래에는 AU3 신호를 처리하는 포인터 처리 기능과 AU3 단위 스위칭 기능을 분리하여 처리하였으며, 또한 접속신호 형태도 표준화된 신호 포맷이 아닌 고유의 형태였기 때문에 자유롭지 못하다는 문제점이 있었다.In general, in synchronous transmission systems such as Broadband Digital Cross-connect System (hereinafter abbreviated as BDCS) and synchronous Add-Drop Multiplexer (ADM) devices, VC3 signals or lower TU1 signals in STM-N signals. If you want to process the VC3 signal must be separated from the AU3 signal included in the STM-N. In addition, in order to distribute / branch any AU3 signal included in the STM-N, an AU3 unit switching function is required. To this end, conventionally, the pointer processing function for processing the AU3 signal and the AU3 unit switching function are separated and processed, and there is a problem in that the access signal type is not free because it is a unique type rather than a standardized signal format.

상기 문제점을 해결하기 위하여 안출된 본 발명은 AU3 신호 단위의 회선 분배 또는 그 이하의 신호분기 및 삽입기능이 요구되는 동기식 전송장비에서 국제적으로 표준화된 신호형태인 STM-4 신호포맷으로 접속하여 AU3 단위의 스위칭 및 AU3 신호 종단기능을 통하여 VC3 데이터를 추출함으로써 STM-1 신호포맷으로 변환하여 출력하는 데에 그 목적이 있다.In order to solve the above problems, the present invention provides an AU3 unit by accessing the STM-4 signal format, which is an internationally standardized signal type, in a synchronous transmission device requiring a circuit splitter or an insertion function of an AU3 signal unit or a signal branch and an insertion function below it. The purpose of this is to extract the VC3 data through the switching and AU3 signal termination function of the STM-1 signal format, and output it.

또한, 본 발명은 VC3 데이터를 STM-1 신호 포맷으로 받아 AU3 프레임을 형성하고 이 AU3 단위 스위칭을 수행하여 STM-4 신호 프레임 내에서 원하는 위치에 자유롭게 할당하여 출력하는 데에 또 다른 목적이 있다.In addition, the present invention has another object to receive the VC3 data in the STM-1 signal format to form an AU3 frame, and perform the AU3 unit switching to freely assign and output the desired position in the STM-4 signal frame.

상기 목적을 달성하기 위한 본 발명의 특징은 하향방향으로는 SOH가 처리된 STM-4 신호포맷을 갖는 77.76Mb/s 8비트 병렬 신호형태 2개를 입력받아 각각의 입력버퍼에서 위상차를 흡수하는 위상차 흡수수단과, 수신되는 78M 데이터의 전송성능을 감시하기 위하여 수신 78M 신호에 대한 BIP-8 값을 감시하는 감시수단과, AU3 신호 단위로 24×12 스위칭하는 제1스위칭 수단과, AU3 포인터를 해석하는 포인터 해석수단과, 상기 VC3 신호를 추출하는 신호추출 수단과, 4개의 상기 STM-1 신호포맷의 19.44Mb/s 병렬신호 형태로 하향 출력하는 하향출력 수단과, 상향 방향으로는 상기 STM-1 신호포맷의 19.44Mb/s 신호 4개를 입력받아 포함된 상기 VC3 신호를 분리하는 신호분리 수단과, 상기 AU3 포인터를 생성시켜 AU3 프레임을 형성시키는 프레임 형성수단과, AU3 단위로 스위칭하는 제2스위칭 수단 및 2개의 77.76Mb/s 신호형태로 상향 출력하는 상향출력 수단을 구비하여, 전후단 스위치간 루프백 기능을 두어 방향에 관계없이 AU3 단위의 스위칭 기능을 가능케 하여, STM-N 신호 내에 포함된 AU3 신호를 자유롭게 처리할 수 있으며 또한 AU3 경로 ID를 할당하여 각각의 해당 경로 ID를 인식함으로써 AU3 신호경로 단위의 전송성능을 감시할 수 있는 데에 있다.A feature of the present invention for achieving the above object is a phase difference in which two 77.76Mb / s 8-bit parallel signal types having an SOH-4 processed STM-4 signal format are received in a downward direction to absorb a phase difference in each input buffer. Analyze the absorbing means, the monitoring means for monitoring the BIP-8 value for the received 78M signal to monitor the transmission performance of the received 78M data, the first switching means for switching 24 × 12 in units of AU3 signals, and the AU3 pointer. Pointer analyzing means, signal extracting means for extracting the VC3 signal, down-output means for outputting down in the form of 19.44Mb / s parallel signals of the four STM-1 signal formats, and STM-1 in the upward direction; Signal separation means for receiving the four 19.44Mb / s signals of the signal format and separating the included VC3 signal, frame forming means for generating the AU3 pointer to form an AU3 frame, and switching for AU3 units It includes a switching means and up-output means for outputting up in the form of two 77.76Mb / s signals, and has a loopback function between front and rear switches to enable the switching function in units of AU3 regardless of the direction, and is included in the STM-N signal. It is possible to freely process the AU3 signal and to monitor the transmission performance of the AU3 signal path unit by allocating the AU3 path ID and recognizing each corresponding path ID.

도 1은 본 발명의 적용예를 도시한 도면,1 is a view showing an application example of the present invention,

도 2는 표준화된 동기식 신호 프레임의 구조도,2 is a structural diagram of a standardized synchronous signal frame;

도 3은 본 발명에 따른 AU3 신호종단 처리장치의 전체 구성도,3 is an overall configuration diagram of an AU3 signal termination processing apparatus according to the present invention,

도 4는 본 발명에 따른 77.78Mb/s (HBUS) 신호의 구조도,4 is a structural diagram of a 77.78 Mb / s (HBUS) signal according to the present invention;

도 5는 본 발명에 따른 19.44Mb/s 신호의 구조도.5 is a structural diagram of a 19.44 Mb / s signal according to the present invention;

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들 중의 하나를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail one of the preferred embodiments according to the present invention.

도 1은 본 발명의 적용예를 도시한 도면이다. 도 1을 참조하여 본 발명의 적용예를 설명하면 다음과 같다.1 is a diagram showing an application example of the present invention. An application example of the present invention will be described with reference to FIG. 1.

본 발명인 AU3 신호 종단 처리장치는 동기식 전송장비 내에서 STM-N 신호를 처리한 후, 내부에 다중화되어 있는 AU3 신호를 AU3 단위의 스위칭 및 신호처리를 하고 VC3 신호를 추출하기 위해서 적용한다.The AU3 signal termination processor of the present invention processes the STM-N signal in the synchronous transmission equipment, and then applies the AU3 signal multiplexed therein to perform AU3 unit switching and signal processing and extract the VC3 signal.

도 2는 표준화된 동기식 신호 프레임의 구조도이고, 도 3은 본 발명에 따른 AU3 신호종단 처리장치의 전체 구성도이며, 도 4는 본 발명에 따른 77.78Mb/s (HBUS) 신호의 구조도이고, 도 5는 본 발명에 따른 19.44Mb/s 신호의 구조도이다. 도 2~5를 참조하여 본 발명에 따른 AU3 신호종단 처리장치를 설명하면 다음과 같다.2 is a structural diagram of a standardized synchronous signal frame, FIG. 3 is an overall configuration diagram of an AU3 signal termination processing apparatus according to the present invention, and FIG. 4 is a structural diagram of a 77.78 Mb / s (HBUS) signal according to the present invention. 5 is a structural diagram of a 19.44 Mb / s signal according to the present invention. Referring to Figures 2 to 5 AU3 signal termination processing apparatus according to the present invention will be described.

도 3의 신호의 흐름방향은 좌에서 우방향을 하향방향으로 우에서 좌방향을 상향방향으로 설정하여 동작을 설명한다. 우선 하향방향의 입력으로 도 4와 같은 HBUS 신호인 STM-4 신호프레임 포맷(도 2에서 N=4인 경우)으로 내부적으로 SOH(Section overHead)를 처리한 후의 12개의 AU3 신호를 포함한 77.76Mb/s 8비트 병렬신호와 77.76MHz 데이터 클럭과 8KHz 프레임 신호를 각각 2개씩 받아 각각의 해당 HBUS 입력버퍼에 쓰여진다. HBUS 입력버퍼는 77.76MHz 시스템 클럭과 8KHz 시스템 동기 프레임 클럭으로부터 입력버퍼의 읽기클럭을 만들어 이를 가지고 각각의 입력버퍼에 쓰여진 데이터를 동시에 읽어간다. 이와 같이 HBUS 입력버퍼에서는 각각 수신되는 2개의 HBUS 데이터를 동일한 읽기클럭 타이밍으로 읽음으로써 각기 다른 수신 HBUS 데이터의 위상 차이를 흡수하고 아울러 시스템 클럭 타이밍에 일치시킨다. 입력버퍼를 거친 2개의 HBUS 데이터(77.76Mb/s 병렬 데이터 및 8KHz 프레임 신호)는 각각의 HBUS BIP 감시기로 들어가서 SOH 내에 BIP(Bit Intereave Parity)용으로 할당된 8비트 데이터를 추출한다. 여기서는 현재의 HBUS 데이터 전체에 대해 BIP-8을 계산하여 이전 프레임의 추출된 BIP-8 값과 비교하여 에러유무를 감시한다. 에러상태는 누적되었다가 CPU 인터페이스를 통해 CPU에 보고한다. 각각의 HBUS BIP 감시기를 거친 HBUS 데이터는 전단 AU3 단위 스위치에서 24×12 스위칭을 수행하는데 제어정보는 CPU 인터페이스를 통해 CPU로부터 받는다. 스위치를 거쳐 1개의 HBUS 데이터로 출력되어 원격 루프백 회로를 거치게 되는데 이 원격 루프백 회로에서는 CPU 인터페이스를 통해 CPU로부터 루프백 제어 신호를 받으면 출력 HBUS 데이터는 후단 AU3 단위 스위치로 입력한다. 루프백 제어신호가 없을 경우에 전단 AU3 단위 스위치로부터 출력된 하나의 HBUS 데이터는 78M 데이터 역다중부로 입력되며 여기서 12개의 6.48Mb/s 속도의 데이터로 변환된다. 78M 데이터 역다중부에서 12개의 6M 데이터로 변환된 AU3 신호는 경로 ID 추출회로에서 SOH 위치에 경로 ID용으로 할당된 비트를 추출한 다음 3프레임 연속 동일한 값을 유지할 경우에 새로운 경로 ID 값으로 인식하여 CPU 인터페이스를 통해 CPU로 즉각 보고한다.In the flow direction of the signal of FIG. 3, the operation is described by setting the left to right direction downward and the right to left direction upward. First, 77.76Mb / including 12 AU3 signals after internally processing SOH (Section overHead) in STM-4 signal frame format (in case of N = 4 in FIG. 2), which is an HBUS signal as shown in FIG. s Two 8-bit parallel signals, a 77.76MHz data clock, and two 8KHz frame signals are written to each corresponding HBUS input buffer. The HBUS input buffer reads the input buffer from the 77.76MHz system clock and the 8KHz system sync frame clock and reads the data written to each input buffer simultaneously. As such, in the HBUS input buffer, two received HBUS data are read at the same read clock timing to absorb the phase difference of different received HBUS data and match the system clock timing. Two HBUS data (77.76 Mb / s parallel data and 8KHz frame signal) passed through the input buffer enter each HBUS BIP supervisor and extract 8-bit data allocated for Bit Intereave Parity (BIP) in the SOH. In this case, BIP-8 is calculated for all current HBUS data and compared with the extracted BIP-8 value of the previous frame to monitor for error. Error conditions accumulate and report to the CPU via the CPU interface. HBUS data passing through each HBUS BIP supervisor performs 24 × 12 switching on the front end AU3 unit switch. Control information is received from the CPU through the CPU interface. Through the switch, it is output as one HBUS data and passes through the remote loopback circuit. When the remote loopback circuit receives the loopback control signal from the CPU through the CPU interface, the output HBUS data is input to the rear AU3 unit switch. In the absence of a loopback control signal, one HBUS data output from the front end AU3 unit switch is input to the 78M data demultiplexer, where it is converted into twelve 6.48Mb / s data. The AU3 signal, which is converted into 12 6M data from the 78M data demultiplexer, extracts the bits allocated for the path ID at the SOH position from the path ID extraction circuit, and recognizes the CPU as a new path ID value when the same value is maintained for three consecutive frames. Report to the CPU immediately via the interface.

이는 12개의 AU3 각각에 대한 해당 신호경로 ID를 배정함으로써 적용되는 장치 내에서 고유하게 경로 감시용으로 활용할 수가 있다. 경로 ID 추출회로를 거친 12개의 6M AU3 데이터는 각각의 AU3 포인터 해석기로 들어가며 여기서 VC3 데이터와 VC3 프레임 옵셋을 추출한다. 또한 AU 포인터 해석기에서는 AU3 AIS와 LOP와 PJE를 감시하여 CPU로 보고한다. 여기서 AU AIS(Alarm Indication Signal)는 수신 AU3 포인터 워드(H1 H2바이트)가 전부 1인 상태로 3 프레임 연속 유지될 때 발령하며 LOP(Loss Of Pointer)는 수신 AU 포인터 값의 범위가 벗어나거나 유효하지 못한 값을 갖는 경우가 8 프레임 연속될 때 발령한다. PJE(Pointer Justification Event)는 수신 포인터 값이 반전될 경우, 즉 10비트의 포인터값 중 짝수 비트가 반전되는 경우는 양의 PJE로 인식하며 홀수 5비트가 반전되는 경우는 음의 PJE로 인식하여 처리한다. 음 및 양의 PJE의 상태는 발생시 누적하였다가 CPU가 읽어 갈 수 있도록 한다. 상기 AU 포인터 해석기에서의 AIS, LOP, PJE 처리절차는 국제표준의 ITU-T 권고 G.783에서 밝힌 AU 포인터 처리원칙을 따른다. AU 포인터 해석기를 거쳐 추출된 12개의 VC3 데이터와 VC3 프레임 옵셋은 각각의 수신 버퍼에 쓰여지며 수신버퍼에서는 19M 데이터 다중부에서 오는 읽기 클럭 타이밍에 의해 데이터가 읽혀지며 각각의 수신버퍼에서 읽혀진 VC3 데이터와 VC3 프레임 옵셋은 19M 데이터 다중부에서 3개씩 다중되어 STM-1 신호 프레임의 도 5와 같은 19.44Mb/s 병렬 신호형태로 변환되어 출력된다. 12개의 6M 데이터가 4개의 19M 데이터로 변환되어 각각 4개의 데이터 인에이블과 12개의 VC3 프레임 옵셋과 함께 출력된다.It can be used for path monitoring uniquely within the applied device by assigning the corresponding signal path IDs for each of the 12 AU3s. Twelve 6M AU3 data through the path ID extraction circuit go into each AU3 pointer interpreter, which extracts the VC3 data and the VC3 frame offset. The AU pointer interpreter also monitors and reports the AU3 AIS, LOP and PJE to the CPU. Here, the AU Alarm Indication Signal (AU AIS) is issued when the receiving AU3 pointer word (H1 H2 byte) is all 1 and maintained for 3 consecutive frames, and the LOP (Loss Of Pointer) is out of range or invalid of the receiving AU pointer value. Occurs when 8 frames are consecutive. The Pointer Justification Event (PJE) recognizes a positive PJE when the received pointer value is inverted, that is, an even bit of the 10-bit pointer value is recognized, and a negative PJE when an odd 5 bit is inverted. do. The state of the negative and positive PJEs accumulates when they occur and allows the CPU to read them. The AIS, LOP, and PJE processing procedures in the AU pointer interpreter follow the AU pointer processing principles set out in ITU-T Recommendation G.783 of the International Standard. The 12 VC3 data and VC3 frame offsets extracted by the AU pointer interpreter are written to each receive buffer.In the receive buffer, the data is read by the read clock timing from the 19M data multiplex, and the VC3 data read from each receive buffer The VC3 frame offsets are multiplexed three by one in the 19M data multiplexer, and are converted into 19.44Mb / s parallel signals as shown in FIG. Twelve 6M data are converted into four 19M data and output with four data enable and twelve VC3 frame offsets, respectively.

상항방향에서는 STM-1 신호포맷을 갖고서 VC3 신호가 다중되어 있는 19.44Mb/s 병렬 데이터 4개와 공통의 데이터 인에이블 신호와 공통의 VC3 프레임 옵셋을 함께 입력하여 19M데이터 역다중부에서 같이 입력된 데이터 인에이블 신호에 따라 6.48Mb/s의 속도를 갖는 12개의 VC3 데이터로 분리해내고 각각의 송신 버퍼에다 VC3 프레임 옵셋과 함께 쓰여진다. 각각의 송신 버퍼에서는 AU 포인터 형성기에서부터 받은 읽기 클럭 타이밍으로 데이터를 읽어 가며 읽혀진 12개의 VC3 데이터와 VC3 옵셋은 공통의 AU 포인터 형성기에서 포인터 값과 포인터 워드를 형성하여 VC3 데이터와 함께 AU3 프레임을 형성한다. 이렇게 형성된 12개의 AU3 신호 프레임은 경로 ID 삽입회로에서 해당하는 AU3 경로의 ID 값을 SOH 위치 중 경로 ID로 할당된 위치에 삽입한 후 78M 데이터 다중부로 입력한다. 78M 데이터 다중부에서는 6.48Mb/s 속도를 갖는 12개의 AU3 신호를 다중하여 77.76Mb/s의 속도를 갖는 STM-4 신호 포맷형태로 변환한다. 이 78M 병렬 AU3 데이터는 원격 루프백 회로를 거쳐 후단 AU3 단위 스위치로 들어간다. 원격 루프백 회로에서는 CPU 인터페이스로부터의 루프백 제어신호가 있을 경우에만 전단 AU3 단위 스위치로부터 온 78M AU3 데이터를 후단 AU3 단위 스위치로 보내게 된다. AU3 단위 스위치에서는 AU3 신호 단위로 12×24 스위칭을 수행하는데, 스위치 제어신호는 CPU 인터페이스로부터 공급받는다. 이렇게 해서 AU3 단위 스위치에서 출력되는 24개의 AU3 데이터는 77.76Mb/s 속도를 갖는 2개의 HBUS 신호형태가 되며 각각 HBUS BIP 삽입기로 입력되고 여기서 현 프레임에 대한 BIP-8을 계산하여 다음 프레임의 SOH 부분 중 BIP-8용으로 할당된 위치에 값을 삽입한다. 따라서, 상향방향으로 출력되는 신호는 STM-4 신호포맷을 갖는 2개의 77.76Mb/s 병렬 데이터와 2개의 77.76MHz 데이터 클럭과 2개의 8KHz 프레임 클럭이 된다.In the up direction, four 19.44Mb / s parallel data with STM-1 signal format and multiple VC3 signals are input together with a common data enable signal and a common VC3 frame offset. Depending on the enable signal, it is separated into 12 pieces of VC3 data at a rate of 6.48 Mb / s and written to each transmit buffer with a VC3 frame offset. Each transmit buffer reads data at the read clock timing received from the AU pointer generator, and the 12 VC3 data and VC3 offsets read form a pointer value and pointer word in a common AU pointer generator to form an AU3 frame with the VC3 data. . The 12 AU3 signal frames thus formed are inserted into the 78M data multiplexer after inserting the ID value of the corresponding AU3 path in the path ID insertion circuit into the location assigned as the path ID among the SOH locations. The 78M data multiplexer multiplexes 12 AU3 signals at 6.48Mb / s and converts them to STM-4 signal format with a speed of 77.76Mb / s. This 78M parallel AU3 data passes through a remote loopback circuit to the next AU3 unit switch. In the remote loopback circuit, 78M AU3 data from the previous AU3 unit switch is sent to the next AU3 unit switch only when there is a loopback control signal from the CPU interface. In the AU3 unit switch, 12 × 24 switching is performed in the AU3 signal unit. The switch control signal is supplied from the CPU interface. In this way, the 24 AU3 data output from the AU3 unit switch become two HBUS signals with a speed of 77.76 Mb / s, each input to an HBUS BIP inserter, where the BIP-8 for the current frame is calculated and the SOH portion of the next frame. Insert the value into the location allocated for BIP-8. Thus, the signal output in the upward direction becomes two 77.76 Mb / s parallel data with two STM-4 signal formats, two 77.76 MHz data clocks, and two 8 KHz frame clocks.

광대역 회선분배 장치(BDS; Brosdband Didital Cross-connect System) 및 동기식 ADM(Add-Drop Multiplexer) 장치와 같은 동기식 전송 시스템에서 STM-N 신호 내의 VC3 신호 또는 그 이하의 TU1 신호를 처리하고자 할 경우 STM-N에 포함된 AU3 신호로부터 VC3 신호를 분리해 내야 하며 또한 STM-N에 포함된 임의의 AU3 신호를 분배/분기 하고자 할 경우에는 AU3 단위의 스위칭 기능이 필요하다. 또한, 접속신호 형태를 표준화된 STM-4와 STM-1 신호포맷으로 하여 적용되는 위치를 자유롭게 하였다. 따라서 본 발명인 AU 신호 종단 처리장치는 상기의 기능을 동시에 수행할 수 있도록 하였으며 다음과 같이 동작한다. 하향방향으로는 STM-4 신호용량인 77.76Mb/s 8비트 병렬 신호형태로 입력하여 AU3 신호단위로 스위칭을 수행한 후 AU3 포인터를 해석하여 VC3 신호를 추출하여 STM-1 신호포맷의 19.44Mb/s 병렬신호 형태로 하향 출력한다. 그리고 상향방향으로 STM-1 신호포맷의 19.44Mb/s 신호를 입력하여 포함된 VC3 신호를 분리한 후 AU3 포인터를 생성시켜 AU3 프레임을 형성시킨 후 AU3 단위의 스위칭을 수행한 다음 77.76Mb/s 신호형태로 상향 출력한다. 또한 전후단 스위치간 루프백 기능을 두어 방향에 관계없이 AU3 단위의 스위칭 기능을 가능케 하였다. 이로서 STM-N 신호내에 포함된 AU3 신호를 자유롭게 처리할 수 있다.In a synchronous transmission system such as a Broadband Didactic Cross-connect System (BDS) and a synchronous Add-Drop Multiplexer (ADM) device, the STM-N signal is required to process the VC3 signal in the STM-N signal or lower TU1 signal. It is necessary to separate the VC3 signal from the AU3 signal included in N and to switch / branch any AU3 signal included in the STM-N. In addition, the connection signal type is standardized STM-4 and STM-1 signal format to free the position to be applied. Therefore, the AU signal termination processing apparatus of the present invention can perform the above functions at the same time and operates as follows. In the downward direction, the STM-4 signal capacity is input in the form of 77.76Mb / s 8-bit parallel signal, and the switching is performed in the AU3 signal unit. After the AU3 pointer is interpreted, the VC3 signal is extracted to extract 19.44Mb / of the STM-1 signal format. s Output downward in parallel signal form. After inputting 19.44Mb / s signal of STM-1 signal format in upward direction to separate included VC3 signal, create AU3 pointer to form AU3 frame, perform AU3 unit switching, and then perform 77.76Mb / s signal. Output upward in form. In addition, a loopback function between front and rear switches enables AU3 unit switching regardless of the direction. This makes it possible to freely process the AU3 signal included in the STM-N signal.

종래의 기술에서는 AU3 단위 스위칭 기능과 AU3 신호종단 기능을 동시에 수용하지 않았으나 본 발명은 상기 기능을 통합하여 하나의 회로 영역에서 처리하도록 하는 데에 그 효과가 있다. 또한 STM-4 신호 프레임의 사용치 않는 오버헤드를 이용한 신호경로의 감시 기능을 부가하여 적용되는 시스템상에서 유지보수 능력을 향상시키는 데에 또 다른 효과가 있다. 본 발명을 통해서 AU3 신호 단위의 회선분배 또는 그 이하의 신호분기 및 삽입기능이 요구되는 동기식 전송장비에서 국제적으로 표준화된 신호형태인 STM-4 신호포맷으로 접속하여 AU3 단위의 스위칭 기능을 간단하게 수행할 수 있다는 데에 또 다른 효과가 있다. 그리고, AU3 신호 종단 기능을 통해 VC3 신호를 추출하여 처리할 수 있다는 데에 또 다른 효과가 있다. 또, STM-4 신호포맷 단위의 전송성능 감시 기능과 AU3 신호 단위의 신호경로의 전송성능 감시 기능을 활용함으로써 적용되는 장치의 유지보수 능력을 향상시킬 수 있다는 데에 또 다른 효과가 있으며, 또한 이를 단일의 회로 단위로 집적화할 경우 적용되는 장비의 기능 능력을 그대로 유지한 채 전체의 H/W 규모를 단순 실현할 수 있다는 효과도 있다.Although the prior art does not accommodate the AU3 unit switching function and the AU3 signal termination function at the same time, the present invention has an effect in integrating the function to process in one circuit area. It also adds the ability to monitor signal paths with the unused overhead of STM-4 signal frames, which has the added benefit of improving maintainability on the system being applied. Through the present invention, a AU3 unit switching function is easily performed by accessing the STM-4 signal format, which is an internationally standardized signal type, from a synchronous transmission device requiring a line split or an insertion function of an AU3 signal unit or a signal splitter or an insertion function below that. There is another effect of being able to. In addition, the AU3 signal termination function has another effect of extracting and processing the VC3 signal. In addition, by utilizing the transmission performance monitoring function in the STM-4 signal format unit and the transmission performance monitoring function in the signal path in the AU3 signal unit, there is another effect that the maintenance ability of the applied device can be improved. Integrating in a single circuit unit also has the effect of simplifying the overall H / W scale while maintaining the functional capability of the applied equipment.

Claims

A phase difference absorbing means for receiving two 77.76 Mb / s 8-bit parallel signal types having an SOH-4 STM-4 signal format in a downward direction and absorbing a phase difference in each input buffer;

Monitoring means for monitoring a BIP-8 value for a received 78M signal to monitor the transmission performance of the received 78M data;

First switching means for switching 24 x 12 in units of AU3 signals;

Pointer analyzing means for interpreting the AU3 pointer;

Signal extraction means for extracting the VC3 signal;

Down output means for outputting down the four STM-1 signal formats in the form of a 19.44 Mb / s parallel signal;

Signal separation means for receiving four 19.44Mb / s signals of the STM-1 signal format and separating the included VC3 signals in an upward direction;

Frame forming means for generating the AU3 pointer to form an AU3 frame;

Second switching means for switching in units of AU3; And

Upward output means for outputting up in the form of two 77.76Mb / s signals, and the loopback function between front and rear switches enables the AU3 unit switching function regardless of the direction, so that the AU3 signal included in the STM-N signal can be The AU3 signal termination processing apparatus, which can freely process and monitor the transmission performance of an AU3 signal path unit by allocating an AU3 path ID to recognize each corresponding path ID.

The method of claim 1,

It has the STM-4 signal format and is multiplexing 12 AU3 data and includes the BIP-8 calculation of the previous frame for the entire STM-4 for a portion of the SOH portion, and also partially contains 12 corresponding AU3 path ID values. Input 2 pieces of 77.76Mb / s 8-bit parallel data to process AU3 signal to extract VC3 signal to extract 8-bit parallel data of 19.44Mb / s speed with STM-1 format AU3 signal termination processing apparatus characterized by four outputs and a signal connection form in opposite directions.

The method of claim 1,

STM-4, which has two STM-4 signal formats and inputs two 8-bit parallel data at 77.76Mb / s, which is multiplexing twelve AU3 data, and switches to 24 × 24 in units of AU3 signals to multiply twelve AU3 signals. AU3 signal termination processing device for outputting two 8-bit parallel data at 77.76Mb / s in 4 signal format.